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H A Dpci-imx6.c80 static int pcie_phy_poll_ack(void __iomem *dbi_base, int exp_val) pcie_phy_poll_ack() argument
87 val = readl(dbi_base + PCIE_PHY_STAT); pcie_phy_poll_ack()
100 static int pcie_phy_wait_ack(void __iomem *dbi_base, int addr) pcie_phy_wait_ack() argument
106 writel(val, dbi_base + PCIE_PHY_CTRL); pcie_phy_wait_ack()
109 writel(val, dbi_base + PCIE_PHY_CTRL); pcie_phy_wait_ack()
111 ret = pcie_phy_poll_ack(dbi_base, 1); pcie_phy_wait_ack()
116 writel(val, dbi_base + PCIE_PHY_CTRL); pcie_phy_wait_ack()
118 ret = pcie_phy_poll_ack(dbi_base, 0); pcie_phy_wait_ack()
126 static int pcie_phy_read(void __iomem *dbi_base, int addr , int *data) pcie_phy_read() argument
131 ret = pcie_phy_wait_ack(dbi_base, addr); pcie_phy_read()
137 writel(phy_ctl, dbi_base + PCIE_PHY_CTRL); pcie_phy_read()
139 ret = pcie_phy_poll_ack(dbi_base, 1); pcie_phy_read()
143 val = readl(dbi_base + PCIE_PHY_STAT); pcie_phy_read()
147 writel(0x00, dbi_base + PCIE_PHY_CTRL); pcie_phy_read()
149 ret = pcie_phy_poll_ack(dbi_base, 0); pcie_phy_read()
156 static int pcie_phy_write(void __iomem *dbi_base, int addr, int data) pcie_phy_write() argument
163 ret = pcie_phy_wait_ack(dbi_base, addr); pcie_phy_write()
168 writel(var, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
172 writel(var, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
174 ret = pcie_phy_poll_ack(dbi_base, 1); pcie_phy_write()
180 writel(var, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
183 ret = pcie_phy_poll_ack(dbi_base, 0); pcie_phy_write()
189 writel(var, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
192 ret = pcie_phy_poll_ack(dbi_base, 1); pcie_phy_write()
198 writel(var, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
201 ret = pcie_phy_poll_ack(dbi_base, 0); pcie_phy_write()
205 writel(0x0, dbi_base + PCIE_PHY_CTRL); pcie_phy_write()
238 val = readl(pp->dbi_base + PCIE_PL_PFLR); imx6_pcie_assert_core_reset()
241 writel(val, pp->dbi_base + PCIE_PL_PFLR); imx6_pcie_assert_core_reset()
347 readl(pp->dbi_base + PCIE_PHY_DEBUG_R0), imx6_pcie_wait_for_link()
348 readl(pp->dbi_base + PCIE_PHY_DEBUG_R1)); imx6_pcie_wait_for_link()
373 tmp = readl(pp->dbi_base + PCIE_RC_LCR); imx6_pcie_start_link()
376 writel(tmp, pp->dbi_base + PCIE_RC_LCR); imx6_pcie_start_link()
387 tmp = readl(pp->dbi_base + PCIE_RC_LCR); imx6_pcie_start_link()
390 writel(tmp, pp->dbi_base + PCIE_RC_LCR); imx6_pcie_start_link()
396 tmp = readl(pp->dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL); imx6_pcie_start_link()
398 writel(tmp, pp->dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL); imx6_pcie_start_link()
402 tmp = readl(pp->dbi_base + PCIE_LINK_WIDTH_SPEED_CONTROL); imx6_pcie_start_link()
418 tmp = readl(pp->dbi_base + 0x80); imx6_pcie_start_link()
445 pcie_phy_read(pp->dbi_base, PHY_RX_OVRD_IN_LO, &temp); imx6_pcie_reset_phy()
448 pcie_phy_write(pp->dbi_base, PHY_RX_OVRD_IN_LO, temp); imx6_pcie_reset_phy()
452 pcie_phy_read(pp->dbi_base, PHY_RX_OVRD_IN_LO, &temp); imx6_pcie_reset_phy()
455 pcie_phy_write(pp->dbi_base, PHY_RX_OVRD_IN_LO, temp); imx6_pcie_reset_phy()
480 rc = readl(pp->dbi_base + PCIE_PHY_DEBUG_R1); imx6_pcie_link_up()
501 pcie_phy_read(pp->dbi_base, PCIE_PHY_RX_ASIC_OUT, &rx_valid); imx6_pcie_link_up()
502 debug_r0 = readl(pp->dbi_base + PCIE_PHY_DEBUG_R0); imx6_pcie_link_up()
562 struct resource *dbi_base; imx6_pcie_probe() local
576 dbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0); imx6_pcie_probe()
577 pp->dbi_base = devm_ioremap_resource(&pdev->dev, dbi_base); imx6_pcie_probe()
578 if (IS_ERR(pp->dbi_base)) imx6_pcie_probe()
579 return PTR_ERR(pp->dbi_base); imx6_pcie_probe()
H A Dpcie-spear13xx.c166 dw_pcie_cfg_read(pp->dbi_base, exp_cap_off + PCI_EXP_DEVCTL, 4, &val); spear13xx_pcie_establish_link()
168 dw_pcie_cfg_write(pp->dbi_base, exp_cap_off + PCI_EXP_DEVCTL, 4, val); spear13xx_pcie_establish_link()
170 dw_pcie_cfg_write(pp->dbi_base, PCI_VENDOR_ID, 2, 0x104A); spear13xx_pcie_establish_link()
171 dw_pcie_cfg_write(pp->dbi_base, PCI_DEVICE_ID, 2, 0xCD80); spear13xx_pcie_establish_link()
178 dw_pcie_cfg_read(pp->dbi_base, exp_cap_off + PCI_EXP_LNKCAP, 4, spear13xx_pcie_establish_link()
183 dw_pcie_cfg_write(pp->dbi_base, exp_cap_off + spear13xx_pcie_establish_link()
187 dw_pcie_cfg_read(pp->dbi_base, exp_cap_off + PCI_EXP_LNKCTL2, 4, spear13xx_pcie_establish_link()
192 dw_pcie_cfg_write(pp->dbi_base, exp_cap_off + spear13xx_pcie_establish_link()
309 struct resource *dbi_base; spear13xx_pcie_probe() local
343 dbi_base = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dbi"); spear13xx_pcie_probe()
344 pp->dbi_base = devm_ioremap_resource(dev, dbi_base); spear13xx_pcie_probe()
345 if (IS_ERR(pp->dbi_base)) { spear13xx_pcie_probe()
346 dev_err(dev, "couldn't remap dbi base %p\n", dbi_base); spear13xx_pcie_probe()
347 ret = PTR_ERR(pp->dbi_base); spear13xx_pcie_probe()
350 spear13xx_pcie->app_base = pp->dbi_base + 0x2000; spear13xx_pcie_probe()
H A Dpci-layerscape.c103 pp->dbi_base = pcie->dbi; ls_add_pcie_port()
119 struct resource *dbi_base; ls_pcie_probe() local
129 dbi_base = platform_get_resource_byname(pdev, IORESOURCE_MEM, "regs"); ls_pcie_probe()
130 pcie->dbi = devm_ioremap_resource(&pdev->dev, dbi_base); ls_pcie_probe()
H A Dpcie-designware.h28 void __iomem *dbi_base; member in struct:pcie_port
60 void __iomem *dbi_base, u32 *val);
62 u32 val, void __iomem *dbi_base);
H A Dpci-keystone-dw.c335 writel(0, pp->dbi_base + PCI_BASE_ADDRESS_0); ks_dw_pcie_setup_rc_app_regs()
336 writel(0, pp->dbi_base + PCI_BASE_ADDRESS_1); ks_dw_pcie_setup_rc_app_regs()
381 return pp->dbi_base; ks_pcie_cfg_setup()
434 writel(1, pp->dbi_base + PCI_BASE_ADDRESS_0); ks_dw_pcie_v3_65_scan_bus()
435 writel(SZ_4K - 1, pp->dbi_base + PCI_BASE_ADDRESS_0); ks_dw_pcie_v3_65_scan_bus()
443 writel(ks_pcie->app.start, pp->dbi_base + PCI_BASE_ADDRESS_0); ks_dw_pcie_v3_65_scan_bus()
451 u32 val = readl(pp->dbi_base + DEBUG0); ks_dw_pcie_link_up()
486 pp->dbi_base = devm_ioremap_resource(pp->dev, res); ks_dw_pcie_host_init()
487 if (IS_ERR(pp->dbi_base)) ks_dw_pcie_host_init()
488 return PTR_ERR(pp->dbi_base); ks_dw_pcie_host_init()
494 pp->va_cfg0_base = pp->dbi_base + SPACE0_REMOTE_CFG_OFFSET; ks_dw_pcie_host_init()
H A Dpcie-designware.c112 pp->ops->readl_rc(pp, pp->dbi_base + reg, val); dw_pcie_readl_rc()
114 *val = readl(pp->dbi_base + reg); dw_pcie_readl_rc()
120 pp->ops->writel_rc(pp, val, pp->dbi_base + reg); dw_pcie_writel_rc()
122 writel(val, pp->dbi_base + reg); dw_pcie_writel_rc()
133 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where, dw_pcie_rd_own_conf()
147 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3), where, dw_pcie_wr_own_conf()
440 if (!pp->dbi_base) { dw_pcie_host_init()
441 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg.start, dw_pcie_host_init()
443 if (!pp->dbi_base) { dw_pcie_host_init()
H A Dpci-exynos.c440 void __iomem *dbi_base, u32 *val) exynos_pcie_readl_rc()
443 *val = readl(dbi_base); exynos_pcie_readl_rc()
448 u32 val, void __iomem *dbi_base) exynos_pcie_writel_rc()
451 writel(val, dbi_base); exynos_pcie_writel_rc()
461 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where, size, val); exynos_pcie_rd_own_conf()
472 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3), exynos_pcie_wr_own_conf()
439 exynos_pcie_readl_rc(struct pcie_port *pp, void __iomem *dbi_base, u32 *val) exynos_pcie_readl_rc() argument
447 exynos_pcie_writel_rc(struct pcie_port *pp, u32 val, void __iomem *dbi_base) exynos_pcie_writel_rc() argument
H A Dpci-keystone.c263 pp->dbi_base + PCI_IO_BASE); ks_pcie_host_init()
266 writew(ks_pcie->device_id, pp->dbi_base + PCI_DEVICE_ID); ks_pcie_host_init()
269 val = readl(pp->dbi_base + PCIE_CAP_BASE + PCI_EXP_DEVCTL); ks_pcie_host_init()
273 writel(val, pp->dbi_base + PCIE_CAP_BASE + PCI_EXP_DEVCTL); ks_pcie_host_init()
H A Dpci-dra7xx.c307 pp->dbi_base = devm_ioremap(dev, res->start, resource_size(res)); dra7xx_add_pcie_port()
308 if (!pp->dbi_base) dra7xx_add_pcie_port()

Completed in 158 milliseconds