Searched refs:wr_regl (Results 1 - 6 of 6) sorted by relevance

/linux-4.1.27/drivers/tty/serial/
H A Dsirfsoc_uart.c160 wr_regl(port, ureg->sirfsoc_afc_ctrl, val); sirfsoc_uart_set_mctrl()
181 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_stop_tx()
185 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_stop_tx()
190 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_stop_tx()
194 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_stop_tx()
221 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_tx_with_dma()
225 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_tx_with_dma()
236 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP); sirfsoc_uart_tx_with_dma()
237 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, sirfsoc_uart_tx_with_dma()
248 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_tx_with_dma()
252 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_tx_with_dma()
254 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START); sirfsoc_uart_tx_with_dma()
257 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_STOP); sirfsoc_uart_tx_with_dma()
258 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, sirfsoc_uart_tx_with_dma()
261 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START); sirfsoc_uart_tx_with_dma()
295 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_START); sirfsoc_uart_start_tx()
297 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_tx()
301 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_tx()
312 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0); sirfsoc_uart_stop_rx()
315 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_stop_rx()
320 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_stop_rx()
326 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_stop_rx()
330 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_stop_rx()
345 wr_regl(port, ureg->sirfsoc_afc_ctrl, sirfsoc_uart_disable_ms()
348 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_disable_ms()
352 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_disable_ms()
380 wr_regl(port, ureg->sirfsoc_afc_ctrl, sirfsoc_uart_enable_ms()
384 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_enable_ms()
388 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_enable_ms()
404 wr_regl(port, ureg->sirfsoc_line_ctrl, ulcon); sirfsoc_uart_break_ctl()
449 wr_regl(port, ureg->sirfsoc_tx_fifo_data, sirfsoc_uart_pio_tx_chars()
539 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, sirfsoc_rx_tmo_process_tl()
545 wr_regl(port, ureg->sirfsoc_int_st_reg, sirfsoc_rx_tmo_process_tl()
548 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_rx_tmo_process_tl()
552 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_rx_tmo_process_tl()
556 wr_regl(port, ureg->sirfsoc_int_st_reg, sirfsoc_rx_tmo_process_tl()
559 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_rx_tmo_process_tl()
563 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_rx_tmo_process_tl()
582 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_handle_rx_tmo()
586 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_handle_rx_tmo()
602 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_handle_rx_done()
606 wr_regl(port, SIRFUART_INT_EN_CLR, sirfsoc_uart_handle_rx_done()
608 wr_regl(port, ureg->sirfsoc_int_st_reg, sirfsoc_uart_handle_rx_done()
629 wr_regl(port, ureg->sirfsoc_int_st_reg, intr_status); sirfsoc_uart_isr()
645 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET); sirfsoc_uart_isr()
646 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0); sirfsoc_uart_isr()
647 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START); sirfsoc_uart_isr()
745 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, sirfsoc_uart_start_next_rx_dma()
752 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_next_rx_dma()
756 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_next_rx_dma()
767 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET); sirfsoc_uart_start_rx()
768 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0); sirfsoc_uart_start_rx()
769 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_START); sirfsoc_uart_start_rx()
774 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_rx()
778 wr_regl(port, ureg->sirfsoc_int_en_reg, sirfsoc_uart_start_rx()
955 wr_regl(port, ureg->sirfsoc_divisor, clk_div_reg); sirfsoc_uart_set_termios()
967 wr_regl(port, ureg->sirfsoc_mode2, len_val); sirfsoc_uart_set_termios()
975 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_STOP); sirfsoc_uart_set_termios()
976 wr_regl(port, ureg->sirfsoc_tx_fifo_op, sirfsoc_uart_set_termios()
980 wr_regl(port, ureg->sirfsoc_line_ctrl, config_reg); sirfsoc_uart_set_termios()
990 wr_regl(port, ureg->sirfsoc_tx_frame_ctrl, len_val); sirfsoc_uart_set_termios()
999 wr_regl(port, ureg->sirfsoc_rx_frame_ctrl, len_val); sirfsoc_uart_set_termios()
1001 wr_regl(port, ureg->sirfsoc_async_param_reg, sirfsoc_uart_set_termios()
1007 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_DMA_MODE); sirfsoc_uart_set_termios()
1009 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, SIRFUART_IO_MODE); sirfsoc_uart_set_termios()
1011 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, SIRFUART_DMA_MODE); sirfsoc_uart_set_termios()
1013 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, SIRFUART_IO_MODE); sirfsoc_uart_set_termios()
1019 wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl, sirfsoc_uart_set_termios()
1021 wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl, sirfsoc_uart_set_termios()
1024 wr_regl(port, ureg->sirfsoc_tx_fifo_op, txfifo_op_reg); sirfsoc_uart_set_termios()
1027 wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_TX_EN | SIRFUART_RX_EN); sirfsoc_uart_set_termios()
1069 wr_regl(port, ureg->sirfsoc_tx_dma_io_ctrl, sirfsoc_uart_startup()
1072 wr_regl(port, ureg->sirfsoc_rx_dma_io_ctrl, sirfsoc_uart_startup()
1075 wr_regl(port, ureg->sirfsoc_tx_dma_io_len, 0); sirfsoc_uart_startup()
1076 wr_regl(port, ureg->sirfsoc_rx_dma_io_len, 0); sirfsoc_uart_startup()
1077 wr_regl(port, ureg->sirfsoc_tx_rx_en, SIRFUART_RX_EN | SIRFUART_TX_EN); sirfsoc_uart_startup()
1079 wr_regl(port, ureg->sirfsoc_mode1, sirfsoc_uart_startup()
1082 wr_regl(port, ureg->sirfsoc_tx_fifo_op, SIRFUART_FIFO_RESET); sirfsoc_uart_startup()
1083 wr_regl(port, ureg->sirfsoc_tx_fifo_op, 0); sirfsoc_uart_startup()
1084 wr_regl(port, ureg->sirfsoc_rx_fifo_op, SIRFUART_FIFO_RESET); sirfsoc_uart_startup()
1085 wr_regl(port, ureg->sirfsoc_rx_fifo_op, 0); sirfsoc_uart_startup()
1086 wr_regl(port, ureg->sirfsoc_tx_fifo_ctrl, SIRFUART_FIFO_THD(port)); sirfsoc_uart_startup()
1087 wr_regl(port, ureg->sirfsoc_rx_fifo_ctrl, SIRFUART_FIFO_THD(port)); sirfsoc_uart_startup()
1089 wr_regl(port, ureg->sirfsoc_rx_fifo_level_chk, sirfsoc_uart_startup()
1095 wr_regl(port, ureg->sirfsoc_tx_fifo_level_chk, sirfsoc_uart_startup()
1128 wr_regl(port, ureg->sirfsoc_int_en_reg, 0); sirfsoc_uart_shutdown()
1130 wr_regl(port, SIRFUART_INT_EN_CLR, ~0UL); sirfsoc_uart_shutdown()
1210 wr_regl(port, ureg->sirfsoc_mode1, SIRFSOC_USP_EN | sirfsoc_uart_console_setup()
1230 wr_regl(port, ureg->sirfsoc_tx_fifo_data, ch); sirfsoc_uart_console_putchar()
H A Dsamsung.c136 wr_regl(port, S3C2410_UFCON, ufcon); s3c24xx_serial_rx_enable()
140 wr_regl(port, S3C2410_UCON, ucon); s3c24xx_serial_rx_enable()
155 wr_regl(port, S3C2410_UCON, ucon); s3c24xx_serial_rx_disable()
250 wr_regl(port, S3C2410_UCON, ucon); enable_tx_dma()
263 wr_regl(port, S3C2410_UFCON, ufcon); enable_tx_pio()
269 wr_regl(port, S3C2410_UCON, ucon); enable_tx_pio()
552 wr_regl(port, S3C2410_UCON, ucon); enable_rx_dma()
572 wr_regl(port, S3C2410_UCON, ucon); enable_rx_pio()
617 wr_regl(port, S3C2410_UTRSTAT, S3C2410_UTRSTAT_TIMEOUT); s3c24xx_serial_rx_chars_dma()
656 wr_regl(port, S3C2410_UFCON, ufcon); s3c24xx_serial_rx_chars_pio()
810 wr_regl(port, S3C64XX_UINTP, S3C64XX_UINTM_RXD_MSK); s3c64xx_serial_handle_irq()
814 wr_regl(port, S3C64XX_UINTP, S3C64XX_UINTM_TXD_MSK); s3c64xx_serial_handle_irq()
856 wr_regl(port, S3C2410_UMCON, umcon); s3c24xx_serial_set_mctrl()
873 wr_regl(port, S3C2410_UCON, ucon); s3c24xx_serial_break_ctl()
988 wr_regl(port, S3C64XX_UINTP, 0xf); s3c24xx_serial_shutdown()
989 wr_regl(port, S3C64XX_UINTM, 0xf); s3c24xx_serial_shutdown()
1054 wr_regl(port, S3C64XX_UINTM, 0xf); s3c64xx_serial_startup()
1082 wr_regl(port, S3C2410_UFCON, ufcon); s3c64xx_serial_startup()
1171 wr_regl(port, S3C2410_UCON, ucon); s3c24xx_serial_setsource()
1356 wr_regl(port, S3C2410_ULCON, ulcon); s3c24xx_serial_set_termios()
1357 wr_regl(port, S3C2410_UBRDIV, quot); s3c24xx_serial_set_termios()
1367 wr_regl(port, S3C2410_UMCON, umcon); s3c24xx_serial_set_termios()
1370 wr_regl(port, S3C2443_DIVSLOT, udivslot); s3c24xx_serial_set_termios()
1588 wr_regl(port, S3C2410_UCON, ucon | cfg->ucon); s3c24xx_serial_resetport()
1591 wr_regl(port, S3C2410_UFCON, cfg->ufcon | S3C2410_UFCON_RESETBOTH); s3c24xx_serial_resetport()
1592 wr_regl(port, S3C2410_UFCON, cfg->ufcon); s3c24xx_serial_resetport()
1778 wr_regl(port, S3C64XX_UINTM, 0xf); s3c24xx_serial_init_port()
1779 wr_regl(port, S3C64XX_UINTP, 0xf); s3c24xx_serial_init_port()
1780 wr_regl(port, S3C64XX_UINTSP, 0xf); s3c24xx_serial_init_port()
1944 wr_regl(port, S3C64XX_UINTM, uintm); s3c24xx_serial_resume_noirq()
H A Dsamsung.h124 #define wr_regl(port, reg, val) __raw_writel(val, portaddr(port, reg)) macro
H A Dsirfsoc_uart.h447 #define wr_regl(port, reg, val) __raw_writel(val, portaddr(port, reg)) macro
/linux-4.1.27/drivers/atm/
H A Dhorizon.c370 static inline void wr_regl (const hrz_dev * dev, unsigned char reg, u32 data) { wr_regl() function
398 // wr_regl (dev, MEM_WR_ADDR_REG_OFF, (u32) addr); wr_mem()
399 wr_regl (dev, MEM_WR_ADDR_REG_OFF, (addr - (HDW *) 0) * sizeof(HDW)); wr_mem()
400 wr_regl (dev, MEMORY_PORT_OFF, data); wr_mem()
404 // wr_regl (dev, MEM_RD_ADDR_REG_OFF, (u32) addr); rd_mem()
405 wr_regl (dev, MEM_RD_ADDR_REG_OFF, (addr - (HDW *) 0) * sizeof(HDW)); rd_mem()
410 wr_regl (dev, MEM_WR_ADDR_REG_OFF, (u32) addr | 0x80000000); wr_framer()
411 wr_regl (dev, MEMORY_PORT_OFF, data); wr_framer()
415 wr_regl (dev, MEM_RD_ADDR_REG_OFF, (u32) addr | 0x80000000); rd_framer()
448 wr_regl (dev, TX_CHANNEL_PORT_OFF, tx_channel); SELECT_TX_CHANNEL()
950 wr_regl (dev, MASTER_RX_COUNT_REG_OFF, 0); rx_schedule()
1033 wr_regl (dev, MASTER_RX_COUNT_REG_OFF, 0); rx_schedule()
1036 wr_regl (dev, MASTER_RX_ADDR_REG_OFF, virt_to_bus (dev->rx_addr)); rx_schedule()
1037 wr_regl (dev, MASTER_RX_COUNT_REG_OFF, rx_bytes); rx_schedule()
1042 wr_regl (dev, MASTER_RX_COUNT_REG_OFF, 0); rx_schedule()
1070 wr_regl (dev, MASTER_RX_COUNT_REG_OFF, 0); rx_bus_master_complete_handler()
1116 wr_regl (dev, MASTER_TX_COUNT_REG_OFF, 0); tx_schedule()
1184 wr_regl (dev, MASTER_TX_COUNT_REG_OFF, 0); tx_schedule()
1187 wr_regl (dev, TX_DESCRIPTOR_PORT_OFF, cpu_to_be32 (dev->tx_skb->len)); tx_schedule()
1189 wr_regl (dev, MASTER_TX_ADDR_REG_OFF, virt_to_bus (dev->tx_addr)); tx_schedule()
1191 wr_regl (dev, TX_DESCRIPTOR_REG_OFF, cpu_to_be32 (dev->tx_skb->len)); tx_schedule()
1192 wr_regl (dev, MASTER_TX_COUNT_REG_OFF, tx_schedule()
1200 wr_regl (dev, MASTER_TX_COUNT_REG_OFF, 0); tx_schedule()
1226 wr_regl (dev, MASTER_TX_COUNT_REG_OFF, 0); tx_bus_master_complete_handler()
1740 wr_regl (dev, CONTROL_0_REG, control_0_reg); hrz_reset()
1745 wr_regl (dev, CONTROL_0_REG, control_0_reg | hrz_reset()
1750 wr_regl (dev, CONTROL_0_REG, control_0_reg); hrz_reset()
1757 wr_regl (dev, CONTROL_0_REG, ctrl); WRITE_IT_WAIT()
1955 wr_regl (dev, CONTROL_0_REG, ctrl); hrz_init()
1963 wr_regl (dev, CONTROL_0_REG, ctrl); hrz_init()
2035 wr_regl (dev, INT_ENABLE_REG_OFF, INTERESTING_INTERRUPTS); hrz_init()
H A Dhorizon.h493 wr_regl (dev, CONTROL_0_REG, rd_regl (dev, CONTROL_0_REG) | GREEN_LED)
495 wr_regl (dev, CONTROL_0_REG, rd_regl (dev, CONTROL_0_REG) &~ GREEN_LED)
497 wr_regl (dev, CONTROL_0_REG, rd_regl (dev, CONTROL_0_REG) | YELLOW_LED)
499 wr_regl (dev, CONTROL_0_REG, rd_regl (dev, CONTROL_0_REG) &~ YELLOW_LED)

Completed in 192 milliseconds