Lines Matching refs:clkr
43 .clkr.hw.init = &(struct clk_init_data){
70 .clkr.hw.init = &(struct clk_init_data){
97 .clkr.hw.init = &(struct clk_init_data){
124 .clkr.hw.init = &(struct clk_init_data){
168 .clkr.hw.init = &(struct clk_init_data){
289 .clkr = {
305 .clkr = {
340 .clkr = {
356 .clkr = {
391 .clkr = {
407 .clkr = {
442 .clkr = {
458 .clkr = {
493 .clkr = {
509 .clkr = {
544 .clkr = {
560 .clkr = {
608 .clkr = {
624 .clkr = {
657 .clkr = {
673 .clkr = {
706 .clkr = {
722 .clkr = {
755 .clkr = {
771 .clkr = {
804 .clkr = {
820 .clkr = {
853 .clkr = {
869 .clkr = {
887 .clkr = {
903 .clkr = {
919 .clkr = {
935 .clkr = {
951 .clkr = {
967 .clkr = {
1009 .clkr = {
1025 .clkr = {
1058 .clkr = {
1074 .clkr = {
1107 .clkr = {
1123 .clkr = {
1141 .clkr = {
1162 .clkr = {
1176 .clkr = {
1222 .clkr = {
1238 .clkr = {
1271 .clkr = {
1287 .clkr = {
1305 .clkr = {
1321 .clkr = {
1357 .clkr = {
1373 .clkr = {
1391 .clkr = {
1407 .clkr = {
1422 .clkr = {
1439 .clkr = {
1454 .clkr = {
1469 .clkr = {
1484 .clkr = {
1501 .clkr = {
1528 .clkr = {
1544 .clkr = {
1560 .clkr = {
1574 .clkr = {
1588 .clkr = {
1602 .clkr = {
1624 .clkr = {
1640 .clkr = {
1656 .clkr = {
1670 .clkr = {
1684 .clkr = {
1698 .clkr = {
1720 .clkr = {
1736 .clkr = {
1752 .clkr = {
1766 .clkr = {
1780 .clkr = {
1794 .clkr = {
1821 .clkr = {
1837 .clkr = {
1853 .clkr = {
1869 .clkr = {
1884 .clkr = {
1898 .clkr = {
1912 .clkr = {
1926 .clkr = {
1962 .clkr = {
1978 .clkr = {
1994 .clkr = {
2032 .clkr = {
2048 .clkr = {
2064 .clkr = {
2102 .clkr = {
2118 .clkr = {
2136 .clkr = {
2167 .clkr = {
2183 .clkr = {
2199 .clkr = {
2215 .clkr = {
2231 .clkr = {
2245 .clkr = {
2302 .clkr = {
2319 .clkr = {
2374 .clkr = {
2391 .clkr = {
2446 .clkr = {
2463 .clkr = {
2518 .clkr = {
2535 .clkr = {
2578 .clkr = {
2593 .clkr = {
2656 .clkr = {
2709 .clkr = {
2723 [PLL0] = &pll0.clkr,
2725 [PLL3] = &pll3.clkr,
2727 [PLL8] = &pll8.clkr,
2729 [PLL14] = &pll14.clkr,
2731 [PLL18] = &pll18.clkr,
2732 [GSBI1_UART_SRC] = &gsbi1_uart_src.clkr,
2733 [GSBI1_UART_CLK] = &gsbi1_uart_clk.clkr,
2734 [GSBI2_UART_SRC] = &gsbi2_uart_src.clkr,
2735 [GSBI2_UART_CLK] = &gsbi2_uart_clk.clkr,
2736 [GSBI4_UART_SRC] = &gsbi4_uart_src.clkr,
2737 [GSBI4_UART_CLK] = &gsbi4_uart_clk.clkr,
2738 [GSBI5_UART_SRC] = &gsbi5_uart_src.clkr,
2739 [GSBI5_UART_CLK] = &gsbi5_uart_clk.clkr,
2740 [GSBI6_UART_SRC] = &gsbi6_uart_src.clkr,
2741 [GSBI6_UART_CLK] = &gsbi6_uart_clk.clkr,
2742 [GSBI7_UART_SRC] = &gsbi7_uart_src.clkr,
2743 [GSBI7_UART_CLK] = &gsbi7_uart_clk.clkr,
2744 [GSBI1_QUP_SRC] = &gsbi1_qup_src.clkr,
2745 [GSBI1_QUP_CLK] = &gsbi1_qup_clk.clkr,
2746 [GSBI2_QUP_SRC] = &gsbi2_qup_src.clkr,
2747 [GSBI2_QUP_CLK] = &gsbi2_qup_clk.clkr,
2748 [GSBI4_QUP_SRC] = &gsbi4_qup_src.clkr,
2749 [GSBI4_QUP_CLK] = &gsbi4_qup_clk.clkr,
2750 [GSBI5_QUP_SRC] = &gsbi5_qup_src.clkr,
2751 [GSBI5_QUP_CLK] = &gsbi5_qup_clk.clkr,
2752 [GSBI6_QUP_SRC] = &gsbi6_qup_src.clkr,
2753 [GSBI6_QUP_CLK] = &gsbi6_qup_clk.clkr,
2754 [GSBI7_QUP_SRC] = &gsbi7_qup_src.clkr,
2755 [GSBI7_QUP_CLK] = &gsbi7_qup_clk.clkr,
2756 [GP0_SRC] = &gp0_src.clkr,
2757 [GP0_CLK] = &gp0_clk.clkr,
2758 [GP1_SRC] = &gp1_src.clkr,
2759 [GP1_CLK] = &gp1_clk.clkr,
2760 [GP2_SRC] = &gp2_src.clkr,
2761 [GP2_CLK] = &gp2_clk.clkr,
2762 [PMEM_A_CLK] = &pmem_clk.clkr,
2763 [PRNG_SRC] = &prng_src.clkr,
2764 [PRNG_CLK] = &prng_clk.clkr,
2765 [SDC1_SRC] = &sdc1_src.clkr,
2766 [SDC1_CLK] = &sdc1_clk.clkr,
2767 [SDC3_SRC] = &sdc3_src.clkr,
2768 [SDC3_CLK] = &sdc3_clk.clkr,
2769 [TSIF_REF_SRC] = &tsif_ref_src.clkr,
2770 [TSIF_REF_CLK] = &tsif_ref_clk.clkr,
2771 [DMA_BAM_H_CLK] = &dma_bam_h_clk.clkr,
2772 [GSBI1_H_CLK] = &gsbi1_h_clk.clkr,
2773 [GSBI2_H_CLK] = &gsbi2_h_clk.clkr,
2774 [GSBI4_H_CLK] = &gsbi4_h_clk.clkr,
2775 [GSBI5_H_CLK] = &gsbi5_h_clk.clkr,
2776 [GSBI6_H_CLK] = &gsbi6_h_clk.clkr,
2777 [GSBI7_H_CLK] = &gsbi7_h_clk.clkr,
2778 [TSIF_H_CLK] = &tsif_h_clk.clkr,
2779 [SDC1_H_CLK] = &sdc1_h_clk.clkr,
2780 [SDC3_H_CLK] = &sdc3_h_clk.clkr,
2781 [ADM0_CLK] = &adm0_clk.clkr,
2782 [ADM0_PBUS_CLK] = &adm0_pbus_clk.clkr,
2783 [PCIE_A_CLK] = &pcie_a_clk.clkr,
2784 [PCIE_AUX_CLK] = &pcie_aux_clk.clkr,
2785 [PCIE_H_CLK] = &pcie_h_clk.clkr,
2786 [PCIE_PHY_CLK] = &pcie_phy_clk.clkr,
2787 [SFAB_SATA_S_H_CLK] = &sfab_sata_s_h_clk.clkr,
2788 [PMIC_ARB0_H_CLK] = &pmic_arb0_h_clk.clkr,
2789 [PMIC_ARB1_H_CLK] = &pmic_arb1_h_clk.clkr,
2790 [PMIC_SSBI2_CLK] = &pmic_ssbi2_clk.clkr,
2791 [RPM_MSG_RAM_H_CLK] = &rpm_msg_ram_h_clk.clkr,
2792 [SATA_H_CLK] = &sata_h_clk.clkr,
2793 [SATA_CLK_SRC] = &sata_ref_src.clkr,
2794 [SATA_RXOOB_CLK] = &sata_rxoob_clk.clkr,
2795 [SATA_PMALIVE_CLK] = &sata_pmalive_clk.clkr,
2796 [SATA_PHY_REF_CLK] = &sata_phy_ref_clk.clkr,
2797 [SATA_A_CLK] = &sata_a_clk.clkr,
2798 [SATA_PHY_CFG_CLK] = &sata_phy_cfg_clk.clkr,
2799 [PCIE_ALT_REF_SRC] = &pcie_ref_src.clkr,
2800 [PCIE_ALT_REF_CLK] = &pcie_ref_src_clk.clkr,
2801 [PCIE_1_A_CLK] = &pcie1_a_clk.clkr,
2802 [PCIE_1_AUX_CLK] = &pcie1_aux_clk.clkr,
2803 [PCIE_1_H_CLK] = &pcie1_h_clk.clkr,
2804 [PCIE_1_PHY_CLK] = &pcie1_phy_clk.clkr,
2805 [PCIE_1_ALT_REF_SRC] = &pcie1_ref_src.clkr,
2806 [PCIE_1_ALT_REF_CLK] = &pcie1_ref_src_clk.clkr,
2807 [PCIE_2_A_CLK] = &pcie2_a_clk.clkr,
2808 [PCIE_2_AUX_CLK] = &pcie2_aux_clk.clkr,
2809 [PCIE_2_H_CLK] = &pcie2_h_clk.clkr,
2810 [PCIE_2_PHY_CLK] = &pcie2_phy_clk.clkr,
2811 [PCIE_2_ALT_REF_SRC] = &pcie2_ref_src.clkr,
2812 [PCIE_2_ALT_REF_CLK] = &pcie2_ref_src_clk.clkr,
2813 [USB30_MASTER_SRC] = &usb30_master_clk_src.clkr,
2814 [USB30_0_MASTER_CLK] = &usb30_0_branch_clk.clkr,
2815 [USB30_1_MASTER_CLK] = &usb30_1_branch_clk.clkr,
2816 [USB30_UTMI_SRC] = &usb30_utmi_clk.clkr,
2817 [USB30_0_UTMI_CLK] = &usb30_0_utmi_clk_ctl.clkr,
2818 [USB30_1_UTMI_CLK] = &usb30_1_utmi_clk_ctl.clkr,
2819 [USB_HS1_H_CLK] = &usb_hs1_h_clk.clkr,
2820 [USB_HS1_XCVR_SRC] = &usb_hs1_xcvr_clk_src.clkr,
2821 [USB_HS1_XCVR_CLK] = &usb_hs1_xcvr_clk.clkr,
2822 [USB_FS1_H_CLK] = &usb_fs1_h_clk.clkr,
2823 [USB_FS1_XCVR_SRC] = &usb_fs1_xcvr_clk_src.clkr,
2824 [USB_FS1_XCVR_CLK] = &usb_fs1_xcvr_clk.clkr,
2825 [USB_FS1_SYSTEM_CLK] = &usb_fs1_sys_clk.clkr,
2826 [EBI2_CLK] = &ebi2_clk.clkr,
2827 [EBI2_AON_CLK] = &ebi2_aon_clk.clkr,
2828 [GMAC_CORE1_CLK_SRC] = &gmac_core1_src.clkr,
2829 [GMAC_CORE1_CLK] = &gmac_core1_clk.clkr,
2830 [GMAC_CORE2_CLK_SRC] = &gmac_core2_src.clkr,
2831 [GMAC_CORE2_CLK] = &gmac_core2_clk.clkr,
2832 [GMAC_CORE3_CLK_SRC] = &gmac_core3_src.clkr,
2833 [GMAC_CORE3_CLK] = &gmac_core3_clk.clkr,
2834 [GMAC_CORE4_CLK_SRC] = &gmac_core4_src.clkr,
2835 [GMAC_CORE4_CLK] = &gmac_core4_clk.clkr,
2836 [UBI32_CORE1_CLK_SRC] = &ubi32_core1_src_clk.clkr,
2837 [UBI32_CORE2_CLK_SRC] = &ubi32_core2_src_clk.clkr,
2838 [NSSTCM_CLK_SRC] = &nss_tcm_src.clkr,
2839 [NSSTCM_CLK] = &nss_tcm_clk.clkr,