ih_rb_cntl 63 drivers/gpu/drm/amd/amdgpu/cik_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 66 drivers/gpu/drm/amd/amdgpu/cik_ih.c ih_rb_cntl |= IH_RB_CNTL__RB_ENABLE_MASK; ih_rb_cntl 68 drivers/gpu/drm/amd/amdgpu/cik_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 81 drivers/gpu/drm/amd/amdgpu/cik_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 84 drivers/gpu/drm/amd/amdgpu/cik_ih.c ih_rb_cntl &= ~IH_RB_CNTL__RB_ENABLE_MASK; ih_rb_cntl 86 drivers/gpu/drm/amd/amdgpu/cik_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 110 drivers/gpu/drm/amd/amdgpu/cik_ih.c u32 interrupt_cntl, ih_cntl, ih_rb_cntl; ih_rb_cntl 129 drivers/gpu/drm/amd/amdgpu/cik_ih.c ih_rb_cntl = (IH_RB_CNTL__WPTR_OVERFLOW_ENABLE_MASK | ih_rb_cntl 133 drivers/gpu/drm/amd/amdgpu/cik_ih.c ih_rb_cntl |= IH_RB_CNTL__WPTR_WRITEBACK_ENABLE_MASK; ih_rb_cntl 139 drivers/gpu/drm/amd/amdgpu/cik_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 63 drivers/gpu/drm/amd/amdgpu/cz_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 66 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1); ih_rb_cntl 68 drivers/gpu/drm/amd/amdgpu/cz_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 81 drivers/gpu/drm/amd/amdgpu/cz_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 84 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0); ih_rb_cntl 86 drivers/gpu/drm/amd/amdgpu/cz_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 109 drivers/gpu/drm/amd/amdgpu/cz_ih.c u32 interrupt_cntl, ih_cntl, ih_rb_cntl; ih_rb_cntl 130 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_ENABLE, 1); ih_rb_cntl 131 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1); ih_rb_cntl 132 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz); ih_rb_cntl 135 drivers/gpu/drm/amd/amdgpu/cz_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1); ih_rb_cntl 141 drivers/gpu/drm/amd/amdgpu/cz_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 63 drivers/gpu/drm/amd/amdgpu/iceland_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 66 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1); ih_rb_cntl 68 drivers/gpu/drm/amd/amdgpu/iceland_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 81 drivers/gpu/drm/amd/amdgpu/iceland_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 84 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0); ih_rb_cntl 86 drivers/gpu/drm/amd/amdgpu/iceland_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 110 drivers/gpu/drm/amd/amdgpu/iceland_ih.c u32 interrupt_cntl, ih_cntl, ih_rb_cntl; ih_rb_cntl 130 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_ENABLE, 1); ih_rb_cntl 131 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1); ih_rb_cntl 132 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz); ih_rb_cntl 135 drivers/gpu/drm/amd/amdgpu/iceland_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1); ih_rb_cntl 141 drivers/gpu/drm/amd/amdgpu/iceland_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 47 drivers/gpu/drm/amd/amdgpu/navi10_ih.c u32 ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 49 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1); ih_rb_cntl 50 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1); ih_rb_cntl 51 drivers/gpu/drm/amd/amdgpu/navi10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 64 drivers/gpu/drm/amd/amdgpu/navi10_ih.c u32 ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 66 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0); ih_rb_cntl 67 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0); ih_rb_cntl 68 drivers/gpu/drm/amd/amdgpu/navi10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 76 drivers/gpu/drm/amd/amdgpu/navi10_ih.c static uint32_t navi10_ih_rb_cntl(struct amdgpu_ih_ring *ih, uint32_t ih_rb_cntl) ih_rb_cntl 80 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 82 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 84 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 86 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz); ih_rb_cntl 90 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 92 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_SNOOP, 1); ih_rb_cntl 93 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_RO, 0); ih_rb_cntl 94 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0); ih_rb_cntl 96 drivers/gpu/drm/amd/amdgpu/navi10_ih.c return ih_rb_cntl; ih_rb_cntl 114 drivers/gpu/drm/amd/amdgpu/navi10_ih.c u32 ih_rb_cntl, ih_doorbell_rtpr, ih_chicken; ih_rb_cntl 126 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 127 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = navi10_ih_rb_cntl(ih, ih_rb_cntl); ih_rb_cntl 128 drivers/gpu/drm/amd/amdgpu/navi10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM, ih_rb_cntl 140 drivers/gpu/drm/amd/amdgpu/navi10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 36 drivers/gpu/drm/amd/amdgpu/si_ih.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); ih_rb_cntl 39 drivers/gpu/drm/amd/amdgpu/si_ih.c ih_rb_cntl |= IH_RB_ENABLE; ih_rb_cntl 41 drivers/gpu/drm/amd/amdgpu/si_ih.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 47 drivers/gpu/drm/amd/amdgpu/si_ih.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); ih_rb_cntl 50 drivers/gpu/drm/amd/amdgpu/si_ih.c ih_rb_cntl &= ~IH_RB_ENABLE; ih_rb_cntl 52 drivers/gpu/drm/amd/amdgpu/si_ih.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 64 drivers/gpu/drm/amd/amdgpu/si_ih.c u32 interrupt_cntl, ih_cntl, ih_rb_cntl; ih_rb_cntl 77 drivers/gpu/drm/amd/amdgpu/si_ih.c ih_rb_cntl = IH_WPTR_OVERFLOW_ENABLE | ih_rb_cntl 84 drivers/gpu/drm/amd/amdgpu/si_ih.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 62 drivers/gpu/drm/amd/amdgpu/tonga_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 64 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1); ih_rb_cntl 65 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1); ih_rb_cntl 66 drivers/gpu/drm/amd/amdgpu/tonga_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 79 drivers/gpu/drm/amd/amdgpu/tonga_ih.c u32 ih_rb_cntl = RREG32(mmIH_RB_CNTL); ih_rb_cntl 81 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0); ih_rb_cntl 82 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0); ih_rb_cntl 83 drivers/gpu/drm/amd/amdgpu/tonga_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 104 drivers/gpu/drm/amd/amdgpu/tonga_ih.c u32 interrupt_cntl, ih_rb_cntl, ih_doorbell_rtpr; ih_rb_cntl 126 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1); ih_rb_cntl 127 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz); ih_rb_cntl 129 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1); ih_rb_cntl 130 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0); ih_rb_cntl 133 drivers/gpu/drm/amd/amdgpu/tonga_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM, 1); ih_rb_cntl 135 drivers/gpu/drm/amd/amdgpu/tonga_ih.c WREG32(mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 49 drivers/gpu/drm/amd/amdgpu/vega10_ih.c u32 ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 51 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1); ih_rb_cntl 52 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1); ih_rb_cntl 54 drivers/gpu/drm/amd/amdgpu/vega10_ih.c if (psp_reg_program(&adev->psp, PSP_REG_IH_RB_CNTL, ih_rb_cntl)) { ih_rb_cntl 59 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 64 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1); ih_rb_cntl 65 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL_RING1, ih_rb_cntl 69 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 74 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1, ih_rb_cntl); ih_rb_cntl 80 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2); ih_rb_cntl 81 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL_RING2, ih_rb_cntl 85 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 90 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2, ih_rb_cntl); ih_rb_cntl 105 drivers/gpu/drm/amd/amdgpu/vega10_ih.c u32 ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 107 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0); ih_rb_cntl 108 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0); ih_rb_cntl 110 drivers/gpu/drm/amd/amdgpu/vega10_ih.c if (psp_reg_program(&adev->psp, PSP_REG_IH_RB_CNTL, ih_rb_cntl)) { ih_rb_cntl 115 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 125 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1); ih_rb_cntl 126 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL_RING1, ih_rb_cntl 130 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 135 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1, ih_rb_cntl); ih_rb_cntl 145 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2); ih_rb_cntl 146 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL_RING2, ih_rb_cntl 150 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 155 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2, ih_rb_cntl); ih_rb_cntl 166 drivers/gpu/drm/amd/amdgpu/vega10_ih.c static uint32_t vega10_ih_rb_cntl(struct amdgpu_ih_ring *ih, uint32_t ih_rb_cntl) ih_rb_cntl 170 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 172 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 174 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 176 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz); ih_rb_cntl 180 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 182 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_SNOOP, 1); ih_rb_cntl 183 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_RO, 0); ih_rb_cntl 184 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0); ih_rb_cntl 186 drivers/gpu/drm/amd/amdgpu/vega10_ih.c return ih_rb_cntl; ih_rb_cntl 222 drivers/gpu/drm/amd/amdgpu/vega10_ih.c u32 ih_rb_cntl, ih_chicken; ih_rb_cntl 236 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL); ih_rb_cntl 238 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = vega10_ih_rb_cntl(ih, ih_rb_cntl); ih_rb_cntl 244 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM, ih_rb_cntl 248 drivers/gpu/drm/amd/amdgpu/vega10_ih.c if (psp_reg_program(&adev->psp, PSP_REG_IH_RB_CNTL, ih_rb_cntl)) { ih_rb_cntl 253 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 280 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1); ih_rb_cntl 281 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = vega10_ih_rb_cntl(ih, ih_rb_cntl); ih_rb_cntl 282 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 284 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ih_rb_cntl 288 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 293 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING1, ih_rb_cntl); ih_rb_cntl 310 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = RREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2); ih_rb_cntl 311 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl = vega10_ih_rb_cntl(ih, ih_rb_cntl); ih_rb_cntl 315 drivers/gpu/drm/amd/amdgpu/vega10_ih.c ih_rb_cntl)) { ih_rb_cntl 320 drivers/gpu/drm/amd/amdgpu/vega10_ih.c WREG32_SOC15(OSSSYS, 0, mmIH_RB_CNTL_RING2, ih_rb_cntl); ih_rb_cntl 6830 drivers/gpu/drm/radeon/cik.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); ih_rb_cntl 6833 drivers/gpu/drm/radeon/cik.c ih_rb_cntl |= IH_RB_ENABLE; ih_rb_cntl 6835 drivers/gpu/drm/radeon/cik.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 6848 drivers/gpu/drm/radeon/cik.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); ih_rb_cntl 6851 drivers/gpu/drm/radeon/cik.c ih_rb_cntl &= ~IH_RB_ENABLE; ih_rb_cntl 6853 drivers/gpu/drm/radeon/cik.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 6954 drivers/gpu/drm/radeon/cik.c u32 interrupt_cntl, ih_cntl, ih_rb_cntl; ih_rb_cntl 6986 drivers/gpu/drm/radeon/cik.c ih_rb_cntl = (IH_WPTR_OVERFLOW_ENABLE | ih_rb_cntl 6991 drivers/gpu/drm/radeon/cik.c ih_rb_cntl |= IH_WPTR_WRITEBACK_ENABLE; ih_rb_cntl 6997 drivers/gpu/drm/radeon/cik.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 3596 drivers/gpu/drm/radeon/r600.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); ih_rb_cntl 3599 drivers/gpu/drm/radeon/r600.c ih_rb_cntl |= IH_RB_ENABLE; ih_rb_cntl 3601 drivers/gpu/drm/radeon/r600.c WREG32(IH_RB_CNTL, ih_rb_cntl); ih_rb_cntl 3607 drivers/gpu/drm/radeon/r600.c u32 ih_rb_cntl = RREG32(IH_RB_CNTL); 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