drivers/misc/habanalabs/include/goya/asic_reg/tpc0_eml_cfg

/* [<][>][^][v][top][bottom][index][help] */
   1 /* SPDX-License-Identifier: GPL-2.0
   2  *
   3  * Copyright 2016-2018 HabanaLabs, Ltd.
   4  * All Rights Reserved.
   5  *
   6  */
   7 
   8 /************************************
   9  ** This is an auto-generated file **
  10  **       DO NOT EDIT BELOW        **
  11  ************************************/
  12 
  13 #ifndef ASIC_REG_TPC0_EML_CFG_MASKS_H_
  14 #define ASIC_REG_TPC0_EML_CFG_MASKS_H_
  15 
  16 /*
  17  *****************************************
  18  *   TPC0_EML_CFG (Prototype: TPC_EML_CFG)
  19  *****************************************
  20  */
  21 
  22 /* TPC0_EML_CFG_DBG_CNT */
  23 #define TPC0_EML_CFG_DBG_CNT_DBG_ENTER_SHIFT                         0
  24 #define TPC0_EML_CFG_DBG_CNT_DBG_ENTER_MASK                          0x1
  25 #define TPC0_EML_CFG_DBG_CNT_DBG_EN_SHIFT                            1
  26 #define TPC0_EML_CFG_DBG_CNT_DBG_EN_MASK                             0x2
  27 #define TPC0_EML_CFG_DBG_CNT_CORE_RST_SHIFT                          2
  28 #define TPC0_EML_CFG_DBG_CNT_CORE_RST_MASK                           0x4
  29 #define TPC0_EML_CFG_DBG_CNT_DCACHE_INV_SHIFT                        4
  30 #define TPC0_EML_CFG_DBG_CNT_DCACHE_INV_MASK                         0x10
  31 #define TPC0_EML_CFG_DBG_CNT_ICACHE_INV_SHIFT                        5
  32 #define TPC0_EML_CFG_DBG_CNT_ICACHE_INV_MASK                         0x20
  33 #define TPC0_EML_CFG_DBG_CNT_DBG_EXIT_SHIFT                          6
  34 #define TPC0_EML_CFG_DBG_CNT_DBG_EXIT_MASK                           0x40
  35 #define TPC0_EML_CFG_DBG_CNT_SNG_STEP_SHIFT                          7
  36 #define TPC0_EML_CFG_DBG_CNT_SNG_STEP_MASK                           0x80
  37 #define TPC0_EML_CFG_DBG_CNT_BP_DBGSW_EN_SHIFT                       16
  38 #define TPC0_EML_CFG_DBG_CNT_BP_DBGSW_EN_MASK                        0x10000
  39 
  40 /* TPC0_EML_CFG_DBG_STS */
  41 #define TPC0_EML_CFG_DBG_STS_DBG_MODE_SHIFT                          0
  42 #define TPC0_EML_CFG_DBG_STS_DBG_MODE_MASK                           0x1
  43 #define TPC0_EML_CFG_DBG_STS_CORE_READY_SHIFT                        1
  44 #define TPC0_EML_CFG_DBG_STS_CORE_READY_MASK                         0x2
  45 #define TPC0_EML_CFG_DBG_STS_DURING_KERNEL_SHIFT                     2
  46 #define TPC0_EML_CFG_DBG_STS_DURING_KERNEL_MASK                      0x4
  47 #define TPC0_EML_CFG_DBG_STS_ICACHE_IDLE_SHIFT                       3
  48 #define TPC0_EML_CFG_DBG_STS_ICACHE_IDLE_MASK                        0x8
  49 #define TPC0_EML_CFG_DBG_STS_DCACHE_IDLE_SHIFT                       4
  50 #define TPC0_EML_CFG_DBG_STS_DCACHE_IDLE_MASK                        0x10
  51 #define TPC0_EML_CFG_DBG_STS_QM_IDLE_SHIFT                           5
  52 #define TPC0_EML_CFG_DBG_STS_QM_IDLE_MASK                            0x20
  53 #define TPC0_EML_CFG_DBG_STS_WQ_IDLE_SHIFT                           6
  54 #define TPC0_EML_CFG_DBG_STS_WQ_IDLE_MASK                            0x40
  55 #define TPC0_EML_CFG_DBG_STS_MSS_IDLE_SHIFT                          7
  56 #define TPC0_EML_CFG_DBG_STS_MSS_IDLE_MASK                           0x80
  57 #define TPC0_EML_CFG_DBG_STS_DBG_CAUSE_SHIFT                         8
  58 #define TPC0_EML_CFG_DBG_STS_DBG_CAUSE_MASK                          0xFFFFFF00
  59 
  60 /* TPC0_EML_CFG_DBG_PADD */
  61 #define TPC0_EML_CFG_DBG_PADD_ADDRESS_SHIFT                          0
  62 #define TPC0_EML_CFG_DBG_PADD_ADDRESS_MASK                           0xFFFFFFFF
  63 
  64 /* TPC0_EML_CFG_DBG_PADD_COUNT */
  65 #define TPC0_EML_CFG_DBG_PADD_COUNT_COUNT_SHIFT                      0
  66 #define TPC0_EML_CFG_DBG_PADD_COUNT_COUNT_MASK                       0xFF
  67 
  68 /* TPC0_EML_CFG_DBG_PADD_COUNT_MATCH */
  69 #define TPC0_EML_CFG_DBG_PADD_COUNT_MATCH_COUNT_SHIFT                0
  70 #define TPC0_EML_CFG_DBG_PADD_COUNT_MATCH_COUNT_MASK                 0xFF
  71 
  72 /* TPC0_EML_CFG_DBG_PADD_EN */
  73 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE0_SHIFT                       0
  74 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE0_MASK                        0x1
  75 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE1_SHIFT                       1
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  77 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE2_SHIFT                       2
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  79 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE3_SHIFT                       3
  80 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE3_MASK                        0x8
  81 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE4_SHIFT                       4
  82 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE4_MASK                        0x10
  83 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE5_SHIFT                       5
  84 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE5_MASK                        0x20
  85 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE6_SHIFT                       6
  86 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE6_MASK                        0x40
  87 #define TPC0_EML_CFG_DBG_PADD_EN_ENABLE7_SHIFT                       7
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  90 /* TPC0_EML_CFG_DBG_VPADD_HIGH */
  91 #define TPC0_EML_CFG_DBG_VPADD_HIGH_ADDRESS_SHIFT                    0
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  93 
  94 /* TPC0_EML_CFG_DBG_VPADD_LOW */
  95 #define TPC0_EML_CFG_DBG_VPADD_LOW_ADDRESS_SHIFT                     0
  96 #define TPC0_EML_CFG_DBG_VPADD_LOW_ADDRESS_MASK                      0x1FF
  97 
  98 /* TPC0_EML_CFG_DBG_VPADD_COUNT */
  99 #define TPC0_EML_CFG_DBG_VPADD_COUNT_COUNT_SHIFT                     0
 100 #define TPC0_EML_CFG_DBG_VPADD_COUNT_COUNT_MASK                      0xFF
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 102 /* TPC0_EML_CFG_DBG_VPADD_COUNT_MATCH */
 103 #define TPC0_EML_CFG_DBG_VPADD_COUNT_MATCH_COUNT_SHIFT               0
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 106 /* TPC0_EML_CFG_DBG_VPADD_EN */
 107 #define TPC0_EML_CFG_DBG_VPADD_EN_ENABLE0_SHIFT                      0
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 109 #define TPC0_EML_CFG_DBG_VPADD_EN_ENABLE1_SHIFT                      1
 110 #define TPC0_EML_CFG_DBG_VPADD_EN_ENABLE1_MASK                       0x2
 111 #define TPC0_EML_CFG_DBG_VPADD_EN_RW_N0_SHIFT                        2
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 113 #define TPC0_EML_CFG_DBG_VPADD_EN_RW_N1_SHIFT                        3
 114 #define TPC0_EML_CFG_DBG_VPADD_EN_RW_N1_MASK                         0x8
 115 
 116 /* TPC0_EML_CFG_DBG_SPADD_HIGH */
 117 #define TPC0_EML_CFG_DBG_SPADD_HIGH_ADDRESS_SHIFT                    0
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 119 
 120 /* TPC0_EML_CFG_DBG_SPADD_LOW */
 121 #define TPC0_EML_CFG_DBG_SPADD_LOW_ADDRESS_SHIFT                     0
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 128 /* TPC0_EML_CFG_DBG_SPADD_COUNT_MATCH */
 129 #define TPC0_EML_CFG_DBG_SPADD_COUNT_MATCH_COUNT_SHIFT               0
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 142 /* TPC0_EML_CFG_DBG_AGUADD_MSB_HIGH */
 143 #define TPC0_EML_CFG_DBG_AGUADD_MSB_HIGH_ADDRESS_SHIFT               0
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 145 
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 147 #define TPC0_EML_CFG_DBG_AGUADD_MSB_LOW_ADDRESS_SHIFT                0
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 149 
 150 /* TPC0_EML_CFG_DBG_AGUADD_LSB_HIGH */
 151 #define TPC0_EML_CFG_DBG_AGUADD_LSB_HIGH_ADDRESS_SHIFT               0
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 153 
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 155 #define TPC0_EML_CFG_DBG_AGUADD_LSB_LOW_ADDRESS_SHIFT                0
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 159 #define TPC0_EML_CFG_DBG_AGUADD_COUNT_COUNT_SHIFT                    0
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 180 /* TPC0_EML_CFG_DBG_AXIHBWADD_MSB_LOW */
 181 #define TPC0_EML_CFG_DBG_AXIHBWADD_MSB_LOW_ADDRESS_SHIFT             0
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 189 #define TPC0_EML_CFG_DBG_AXIHBWADD_LSB_LOW_ADDRESS_SHIFT             0
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 192 /* TPC0_EML_CFG_DBG_AXIHBWADD_COUNT */
 193 #define TPC0_EML_CFG_DBG_AXIHBWADD_COUNT_COUNT_SHIFT                 0
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 209 
 210 /* TPC0_EML_CFG_DBG_AXILBWADD_MSB_HIGH */
 211 #define TPC0_EML_CFG_DBG_AXILBWADD_MSB_HIGH_ADDRESS_SHIFT            0
 212 #define TPC0_EML_CFG_DBG_AXILBWADD_MSB_HIGH_ADDRESS_MASK             0xFFFFFFFF
 213 
 214 /* TPC0_EML_CFG_DBG_AXILBWADD_MSB_LOW */
 215 #define TPC0_EML_CFG_DBG_AXILBWADD_MSB_LOW_ADDRESS_SHIFT             0
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 218 /* TPC0_EML_CFG_DBG_AXILBWADD_LSB_HIGH */
 219 #define TPC0_EML_CFG_DBG_AXILBWADD_LSB_HIGH_ADDRESS_SHIFT            0
 220 #define TPC0_EML_CFG_DBG_AXILBWADD_LSB_HIGH_ADDRESS_MASK             0xFFFFFFFF
 221 
 222 /* TPC0_EML_CFG_DBG_AXILBWADD_LSB_LOW */
 223 #define TPC0_EML_CFG_DBG_AXILBWADD_LSB_LOW_ADDRESS_SHIFT             0
 224 #define TPC0_EML_CFG_DBG_AXILBWADD_LSB_LOW_ADDRESS_MASK              0xFFFFFFFF
 225 
 226 /* TPC0_EML_CFG_DBG_AXILBWADD_COUNT */
 227 #define TPC0_EML_CFG_DBG_AXILBWADD_COUNT_COUNT_SHIFT                 0
 228 #define TPC0_EML_CFG_DBG_AXILBWADD_COUNT_COUNT_MASK                  0xFF
 229 
 230 /* TPC0_EML_CFG_DBG_AXILBWADD_COUNT_MATCH */
 231 #define TPC0_EML_CFG_DBG_AXILBWADD_COUNT_MATCH_MATCH_SHIFT           0
 232 #define TPC0_EML_CFG_DBG_AXILBWADD_COUNT_MATCH_MATCH_MASK            0xFF
 233 
 234 /* TPC0_EML_CFG_DBG_AXILBWADD_EN */
 235 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_ENABLE0_SHIFT                  0
 236 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_ENABLE0_MASK                   0x1
 237 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_ENABLE1_SHIFT                  1
 238 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_ENABLE1_MASK                   0x2
 239 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_RW_N0_SHIFT                    2
 240 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_RW_N0_MASK                     0x4
 241 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_RW_N1_SHIFT                    3
 242 #define TPC0_EML_CFG_DBG_AXILBWADD_EN_RW_N1_MASK                     0x8
 243 
 244 /* TPC0_EML_CFG_DBG_SPDATA */
 245 #define TPC0_EML_CFG_DBG_SPDATA_DATA_SHIFT                           0
 246 #define TPC0_EML_CFG_DBG_SPDATA_DATA_MASK                            0xFFFFFFFF
 247 
 248 /* TPC0_EML_CFG_DBG_SPDATA_COUNT */
 249 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_COUNT_SHIFT                    0
 250 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_COUNT_MASK                     0xFF
 251 
 252 /* TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH */
 253 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH_MATCH_SHIFT              0
 254 #define TPC0_EML_CFG_DBG_SPDATA_COUNT_MATCH_MATCH_MASK               0xFF
 255 
 256 /* TPC0_EML_CFG_DBG_SPDATA_EN */
 257 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE0_SHIFT                     0
 258 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE0_MASK                      0x1
 259 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE1_SHIFT                     1
 260 #define TPC0_EML_CFG_DBG_SPDATA_EN_ENABLE1_MASK                      0x2
 261 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N0_SHIFT                       2
 262 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N0_MASK                        0x4
 263 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N1_SHIFT                       3
 264 #define TPC0_EML_CFG_DBG_SPDATA_EN_RW_N1_MASK                        0x8
 265 
 266 /* TPC0_EML_CFG_DBG_AXIHBWDATA */
 267 #define TPC0_EML_CFG_DBG_AXIHBWDATA_DATA_SHIFT                       0
 268 #define TPC0_EML_CFG_DBG_AXIHBWDATA_DATA_MASK                        0xFFFFFFFF
 269 
 270 /* TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT */
 271 #define TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT_COUNT_SHIFT                0
 272 #define TPC0_EML_CFG_DBG_AXIHBWDATA_COUNT_COUNT_MASK                 0xFF
 273 
 274 /* TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH */
 275 #define TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH_COUNT_SHIFT           0
 276 #define TPC0_EML_CFG_DBG_AXIHBWDAT_COUNT_MATCH_COUNT_MASK            0xFF
 277 
 278 /* TPC0_EML_CFG_DBG_AXIHBWDATA_EN */
 279 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_ENABLE_SHIFT                  0
 280 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_ENABLE_MASK                   0x1
 281 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_RW_N_SHIFT                    1
 282 #define TPC0_EML_CFG_DBG_AXIHBWDATA_EN_RW_N_MASK                     0x2
 283 
 284 /* TPC0_EML_CFG_DBG_AXILBWDATA */
 285 #define TPC0_EML_CFG_DBG_AXILBWDATA_DATA_SHIFT                       0
 286 #define TPC0_EML_CFG_DBG_AXILBWDATA_DATA_MASK                        0xFFFFFFFF
 287 
 288 /* TPC0_EML_CFG_DBG_AXILBWDATA_COUNT */
 289 #define TPC0_EML_CFG_DBG_AXILBWDATA_COUNT_COUNT_SHIFT                0
 290 #define TPC0_EML_CFG_DBG_AXILBWDATA_COUNT_COUNT_MASK                 0xFF
 291 
 292 /* TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH */
 293 #define TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH_MATCH_SHIFT           0
 294 #define TPC0_EML_CFG_DBG_AXILBWDAT_COUNT_MATCH_MATCH_MASK            0xFF
 295 
 296 /* TPC0_EML_CFG_DBG_AXILBWDATA_EN */
 297 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_ENABLE_SHIFT                  0
 298 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_ENABLE_MASK                   0x1
 299 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_RW_N_SHIFT                    1
 300 #define TPC0_EML_CFG_DBG_AXILBWDATA_EN_RW_N_MASK                     0x2
 301 
 302 /* TPC0_EML_CFG_DBG_D0_PC */
 303 #define TPC0_EML_CFG_DBG_D0_PC_PC_SHIFT                              0
 304 #define TPC0_EML_CFG_DBG_D0_PC_PC_MASK                               0xFFFFFFFF
 305 
 306 /* TPC0_EML_CFG_RTTCONFIG */
 307 #define TPC0_EML_CFG_RTTCONFIG_TR_EN_SHIFT                           0
 308 #define TPC0_EML_CFG_RTTCONFIG_TR_EN_MASK                            0x1
 309 #define TPC0_EML_CFG_RTTCONFIG_PRIO_SHIFT                            1
 310 #define TPC0_EML_CFG_RTTCONFIG_PRIO_MASK                             0x2
 311 
 312 /* TPC0_EML_CFG_RTTPREDICATE */
 313 #define TPC0_EML_CFG_RTTPREDICATE_TR_EN_SHIFT                        0
 314 #define TPC0_EML_CFG_RTTPREDICATE_TR_EN_MASK                         0x1
 315 #define TPC0_EML_CFG_RTTPREDICATE_GEN_SHIFT                          1
 316 #define TPC0_EML_CFG_RTTPREDICATE_GEN_MASK                           0x2
 317 #define TPC0_EML_CFG_RTTPREDICATE_USE_INTERVAL_SHIFT                 2
 318 #define TPC0_EML_CFG_RTTPREDICATE_USE_INTERVAL_MASK                  0x4
 319 #define TPC0_EML_CFG_RTTPREDICATE_SPRF_MASK_SHIFT                    16
 320 #define TPC0_EML_CFG_RTTPREDICATE_SPRF_MASK_MASK                     0xFFFF0000
 321 
 322 /* TPC0_EML_CFG_RTTPREDICATE_INTV */
 323 #define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_SHIFT                0
 324 #define TPC0_EML_CFG_RTTPREDICATE_INTV_INTERVAL_MASK                 0xFFFFFFFF
 325 
 326 /* TPC0_EML_CFG_RTTTS */
 327 #define TPC0_EML_CFG_RTTTS_TR_EN_SHIFT                               0
 328 #define TPC0_EML_CFG_RTTTS_TR_EN_MASK                                0x1
 329 #define TPC0_EML_CFG_RTTTS_GEN_SHIFT                                 1
 330 #define TPC0_EML_CFG_RTTTS_GEN_MASK                                  0x2
 331 #define TPC0_EML_CFG_RTTTS_COMPRESS_EN_SHIFT                         2
 332 #define TPC0_EML_CFG_RTTTS_COMPRESS_EN_MASK                          0x4
 333 
 334 /* TPC0_EML_CFG_RTTTS_INTV */
 335 #define TPC0_EML_CFG_RTTTS_INTV_INTERVAL_SHIFT                       0
 336 #define TPC0_EML_CFG_RTTTS_INTV_INTERVAL_MASK                        0xFFFFFFFF
 337 
 338 /* TPC0_EML_CFG_DBG_INST_INSERT */
 339 #define TPC0_EML_CFG_DBG_INST_INSERT_INST_SHIFT                      0
 340 #define TPC0_EML_CFG_DBG_INST_INSERT_INST_MASK                       0xFFFFFFFF
 341 
 342 /* TPC0_EML_CFG_DBG_INST_INSERT_CTL */
 343 #define TPC0_EML_CFG_DBG_INST_INSERT_CTL_INSERT_SHIFT                0
 344 #define TPC0_EML_CFG_DBG_INST_INSERT_CTL_INSERT_MASK                 0x1
 345 
 346 #endif /* ASIC_REG_TPC0_EML_CFG_MASKS_H_ */
/* [<][>][^][v][top][bottom][index][help] */
root/drivers/misc/habanalabs/include/goya/asic_reg/tpc0_eml_cfg_masks.h

INCLUDED FROM
