ltq_dma_w32_mask   61 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, 1 << ch->nr, LTQ_DMA_IRNEN);
ltq_dma_w32_mask   73 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(1 << ch->nr, 0, LTQ_DMA_IRNEN);
ltq_dma_w32_mask   97 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, DMA_CHAN_ON, LTQ_DMA_CCTRL);
ltq_dma_w32_mask  109 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(DMA_CHAN_ON, 0, LTQ_DMA_CCTRL);
ltq_dma_w32_mask  110 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(1 << ch->nr, 0, LTQ_DMA_IRNEN);
ltq_dma_w32_mask  129 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(DMA_CHAN_ON, 0, LTQ_DMA_CCTRL);
ltq_dma_w32_mask  131 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, DMA_CHAN_RST, LTQ_DMA_CCTRL);
ltq_dma_w32_mask  146 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, 1 << ch->nr, LTQ_DMA_IRNEN);
ltq_dma_w32_mask  161 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, 1 << ch->nr, LTQ_DMA_IRNEN);
ltq_dma_w32_mask  188 arch/mips/lantiq/xway/dma.c 		ltq_dma_w32_mask(0, DMA_ETOP_ENDIANNESS | DMA_PDEN,
ltq_dma_w32_mask  222 arch/mips/lantiq/xway/dma.c 	ltq_dma_w32_mask(0, DMA_RESET, LTQ_DMA_CTRL);
ltq_dma_w32_mask  232 arch/mips/lantiq/xway/dma.c 		ltq_dma_w32_mask(DMA_CHAN_ON, 0, LTQ_DMA_CCTRL);