PPC_REG_VAL 63 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_MASK PPC_REG_VAL(7, 0xFF) PPC_REG_VAL 64 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_MASK PPC_REG_VAL(3, 0xF) PPC_REG_VAL 66 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_ICU PPC_REG_VAL(3, SDRAM_PLB_M0ID_ICU) PPC_REG_VAL 67 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_PCIE0 PPC_REG_VAL(3, SDRAM_PLB_M0ID_PCIE0) PPC_REG_VAL 68 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_PCIE1 PPC_REG_VAL(3, SDRAM_PLB_M0ID_PCIE1) PPC_REG_VAL 69 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_DMA PPC_REG_VAL(3, SDRAM_PLB_M0ID_DMA) PPC_REG_VAL 70 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_DCU PPC_REG_VAL(3, SDRAM_PLB_M0ID_DCU) PPC_REG_VAL 71 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_OPB PPC_REG_VAL(3, SDRAM_PLB_M0ID_OPB) PPC_REG_VAL 72 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_MAL PPC_REG_VAL(3, SDRAM_PLB_M0ID_MAL) PPC_REG_VAL 73 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_SEC PPC_REG_VAL(3, SDRAM_PLB_M0ID_SEC) PPC_REG_VAL 74 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ID_AHB PPC_REG_VAL(3, SDRAM_PLB_M0ID_AHB) PPC_REG_VAL 75 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ET_MASK PPC_REG_VAL(6, 0x7) PPC_REG_VAL 76 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ET_NONE PPC_REG_VAL(6, 0) PPC_REG_VAL 77 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0ET_ECC PPC_REG_VAL(6, 1) PPC_REG_VAL 78 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0RW_MASK PPC_REG_VAL(7, 1) PPC_REG_VAL 79 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0RW_WRITE PPC_REG_VAL(7, 0) PPC_REG_VAL 80 drivers/edac/ppc4xx_edac.h #define SDRAM_BESR_M0RW_READ PPC_REG_VAL(7, 1) PPC_REG_VAL 85 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_MASK PPC_REG_VAL(8, 0x1FF) PPC_REG_VAL 86 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_ENCODE(id) PPC_REG_VAL((id % \ PPC_REG_VAL 88 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_ICU PPC_REG_VAL(SDRAM_PLB_M0ID_ICU, 1) PPC_REG_VAL 89 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_PCIE0 PPC_REG_VAL(SDRAM_PLB_M0ID_PCIE0, 1) PPC_REG_VAL 90 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_PCIE1 PPC_REG_VAL(SDRAM_PLB_M0ID_PCIE1, 1) PPC_REG_VAL 91 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_DMA PPC_REG_VAL(SDRAM_PLB_M0ID_DMA, 1) PPC_REG_VAL 92 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_DCU PPC_REG_VAL(SDRAM_PLB_M0ID_DCU, 1) PPC_REG_VAL 93 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_OPB PPC_REG_VAL(SDRAM_PLB_M0ID_OPB, 1) PPC_REG_VAL 94 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_MAL PPC_REG_VAL(SDRAM_PLB_M0ID_MAL, 1) PPC_REG_VAL 95 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_SEC PPC_REG_VAL(SDRAM_PLB_M0ID_SEC, 1) PPC_REG_VAL 96 drivers/edac/ppc4xx_edac.h #define SDRAM_WMIRQ_AHB PPC_REG_VAL(SDRAM_PLB_M0ID_AHB, 1) PPC_REG_VAL 101 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_MCHK_MASK PPC_REG_VAL(3, 0x3) /* ECC mask */ PPC_REG_VAL 102 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_MCHK_NON PPC_REG_VAL(3, 0x0) /* No ECC gen */ PPC_REG_VAL 103 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_MCHK_GEN PPC_REG_VAL(3, 0x2) /* ECC gen */ PPC_REG_VAL 104 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_MCHK_CHK PPC_REG_VAL(3, 0x1) /* ECC gen and chk */ PPC_REG_VAL 105 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_MCHK_CHK_REP PPC_REG_VAL(3, 0x3) /* ECC gen/chk/rpt */ PPC_REG_VAL 107 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_RDEN_MASK PPC_REG_VAL(4, 0x1) /* Rgstrd DIMM mask */ PPC_REG_VAL 108 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_RDEN PPC_REG_VAL(4, 0x1) /* Rgstrd DIMM enbl */ PPC_REG_VAL 109 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_WDTH_MASK PPC_REG_VAL(7, 0x1) /* Width mask */ PPC_REG_VAL 110 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_WDTH_32 PPC_REG_VAL(7, 0x0) /* 32 bits */ PPC_REG_VAL 111 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_WDTH_16 PPC_REG_VAL(7, 0x1) /* 16 bits */ PPC_REG_VAL 112 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_DDR_TYPE_MASK PPC_REG_VAL(11, 0x1) /* DDR type mask */ PPC_REG_VAL 113 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_DDR1_TYPE PPC_REG_VAL(11, 0x0) /* DDR1 type */ PPC_REG_VAL 114 drivers/edac/ppc4xx_edac.h #define SDRAM_MCOPT1_DDR2_TYPE PPC_REG_VAL(11, 0x1) /* DDR2 type */ PPC_REG_VAL 119 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_BA_MASK PPC_REG_VAL(12, 0x1FFF) PPC_REG_VAL 120 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_MASK PPC_REG_VAL(19, 0xF) PPC_REG_VAL 122 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_4MB PPC_REG_VAL(19, 0x0) PPC_REG_VAL 123 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_8MB PPC_REG_VAL(19, 0x1) PPC_REG_VAL 124 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_16MB PPC_REG_VAL(19, 0x2) PPC_REG_VAL 125 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_32MB PPC_REG_VAL(19, 0x3) PPC_REG_VAL 126 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_64MB PPC_REG_VAL(19, 0x4) PPC_REG_VAL 127 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_128MB PPC_REG_VAL(19, 0x5) PPC_REG_VAL 128 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_256MB PPC_REG_VAL(19, 0x6) PPC_REG_VAL 129 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_512MB PPC_REG_VAL(19, 0x7) PPC_REG_VAL 130 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_1GB PPC_REG_VAL(19, 0x8) PPC_REG_VAL 131 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_2GB PPC_REG_VAL(19, 0x9) PPC_REG_VAL 132 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_4GB PPC_REG_VAL(19, 0xA) PPC_REG_VAL 133 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_SZ_8GB PPC_REG_VAL(19, 0xB) PPC_REG_VAL 134 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MASK PPC_REG_VAL(23, 0xF) PPC_REG_VAL 135 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE0 PPC_REG_VAL(23, 0x0) PPC_REG_VAL 136 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE1 PPC_REG_VAL(23, 0x1) PPC_REG_VAL 137 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE2 PPC_REG_VAL(23, 0x2) PPC_REG_VAL 138 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE3 PPC_REG_VAL(23, 0x3) PPC_REG_VAL 139 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE4 PPC_REG_VAL(23, 0x4) PPC_REG_VAL 140 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE5 PPC_REG_VAL(23, 0x5) PPC_REG_VAL 141 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE6 PPC_REG_VAL(23, 0x6) PPC_REG_VAL 142 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE7 PPC_REG_VAL(23, 0x7) PPC_REG_VAL 143 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE8 PPC_REG_VAL(23, 0x8) PPC_REG_VAL 144 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_AM_MODE9 PPC_REG_VAL(23, 0x9) PPC_REG_VAL 145 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_BE_MASK PPC_REG_VAL(31, 0x1) PPC_REG_VAL 146 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_BE_DISABLE PPC_REG_VAL(31, 0x0) PPC_REG_VAL 147 drivers/edac/ppc4xx_edac.h #define SDRAM_MBCF_BE_ENABLE PPC_REG_VAL(31, 0x1) PPC_REG_VAL 152 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_MASK PPC_REG_VAL(21, 0x3FFFFF) PPC_REG_VAL 153 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_BNCE_MASK PPC_REG_VAL(15, 0xFFFF) PPC_REG_VAL 154 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_BNCE_ENCODE(lane) PPC_REG_VAL(((lane) & 0xF), 1) PPC_REG_VAL 155 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_MASK PPC_REG_VAL(17, 0x3) PPC_REG_VAL 156 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_NONE PPC_REG_VAL(17, 0) PPC_REG_VAL 157 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_16_ECC_0_3 PPC_REG_VAL(17, 2) PPC_REG_VAL 158 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_32_ECC_0_3 PPC_REG_VAL(17, 1) PPC_REG_VAL 159 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_32_ECC_4_8 PPC_REG_VAL(17, 2) PPC_REG_VAL 160 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CKBER_32_ECC_0_8 PPC_REG_VAL(17, 3) PPC_REG_VAL 161 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_CE PPC_REG_VAL(18, 1) PPC_REG_VAL 162 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_UE PPC_REG_VAL(19, 1) PPC_REG_VAL 163 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_BKNER_MASK PPC_REG_VAL(21, 0x3) PPC_REG_VAL 164 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_BK0ER PPC_REG_VAL(20, 1) PPC_REG_VAL 165 drivers/edac/ppc4xx_edac.h #define SDRAM_ECCES_BK1ER PPC_REG_VAL(21, 1)