MX31_PIN_NFCE_B 146 arch/arm/mach-imx/mach-qong.c gpio_set_value(IOMUX_TO_GPIO(MX31_PIN_NFCE_B), 0); MX31_PIN_NFCE_B 148 arch/arm/mach-imx/mach-qong.c gpio_set_value(IOMUX_TO_GPIO(MX31_PIN_NFCE_B), 1); MX31_PIN_NFCE_B 190 arch/arm/mach-imx/mach-qong.c mxc_iomux_mode(IOMUX_MODE(MX31_PIN_NFCE_B, IOMUX_CONFIG_GPIO)); MX31_PIN_NFCE_B 191 arch/arm/mach-imx/mach-qong.c if (!gpio_request(IOMUX_TO_GPIO(MX31_PIN_NFCE_B), "nand_enable")) MX31_PIN_NFCE_B 192 arch/arm/mach-imx/mach-qong.c gpio_direction_output(IOMUX_TO_GPIO(MX31_PIN_NFCE_B), 0);