MSR_P4_ITLB_ESCR0   95 arch/x86/events/intel/p4.c 		.escr_msr	= { MSR_P4_ITLB_ESCR0, MSR_P4_ITLB_ESCR1 },
MSR_P4_ITLB_ESCR0 1154 arch/x86/events/intel/p4.c 	P4_ESCR_MSR_TABLE_ENTRY(MSR_P4_ITLB_ESCR0),
MSR_P4_ITLB_ESCR0  135 arch/x86/oprofile/op_model_p4.c 		{ { CTR_BPU_0, MSR_P4_ITLB_ESCR0},