IH_RB_CNTL         66 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1);
IH_RB_CNTL         84 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0);
IH_RB_CNTL        130 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_ENABLE, 1);
IH_RB_CNTL        131 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL        132 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz);
IH_RB_CNTL        135 drivers/gpu/drm/amd/amdgpu/cz_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1);
IH_RB_CNTL        206 drivers/gpu/drm/amd/amdgpu/cz_ih.c 		tmp = REG_SET_FIELD(tmp, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL         66 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1);
IH_RB_CNTL         84 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0);
IH_RB_CNTL        130 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_ENABLE, 1);
IH_RB_CNTL        131 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL        132 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz);
IH_RB_CNTL        135 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1);
IH_RB_CNTL        206 drivers/gpu/drm/amd/amdgpu/iceland_ih.c 		tmp = REG_SET_FIELD(tmp, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL         49 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1);
IH_RB_CNTL         50 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1);
IH_RB_CNTL         66 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0);
IH_RB_CNTL         67 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0);
IH_RB_CNTL         80 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL         82 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL         84 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL         86 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz);
IH_RB_CNTL         90 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL         92 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_SNOOP, 1);
IH_RB_CNTL         93 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_RO, 0);
IH_RB_CNTL         94 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0);
IH_RB_CNTL        128 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM,
IH_RB_CNTL        238 drivers/gpu/drm/amd/amdgpu/navi10_ih.c 	tmp = REG_SET_FIELD(tmp, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL         36 drivers/gpu/drm/amd/amdgpu/si_ih.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL         41 drivers/gpu/drm/amd/amdgpu/si_ih.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL         47 drivers/gpu/drm/amd/amdgpu/si_ih.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL         52 drivers/gpu/drm/amd/amdgpu/si_ih.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL         84 drivers/gpu/drm/amd/amdgpu/si_ih.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL        117 drivers/gpu/drm/amd/amdgpu/si_ih.c 		tmp = RREG32(IH_RB_CNTL);
IH_RB_CNTL        119 drivers/gpu/drm/amd/amdgpu/si_ih.c 		WREG32(IH_RB_CNTL, tmp);
IH_RB_CNTL         64 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1);
IH_RB_CNTL         65 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1);
IH_RB_CNTL         81 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0);
IH_RB_CNTL         82 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0);
IH_RB_CNTL        126 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(0, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL        127 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz);
IH_RB_CNTL        129 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, WPTR_WRITEBACK_ENABLE, 1);
IH_RB_CNTL        130 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0);
IH_RB_CNTL        133 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 		ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM, 1);
IH_RB_CNTL        208 drivers/gpu/drm/amd/amdgpu/tonga_ih.c 		tmp = REG_SET_FIELD(tmp, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL         51 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 1);
IH_RB_CNTL         52 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 1);
IH_RB_CNTL        107 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_ENABLE, 0);
IH_RB_CNTL        108 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, ENABLE_INTR, 0);
IH_RB_CNTL        170 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        172 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        174 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        176 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RB_SIZE, rb_bufsz);
IH_RB_CNTL        180 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        182 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_SNOOP, 1);
IH_RB_CNTL        183 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_RO, 0);
IH_RB_CNTL        184 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, MC_VMID, 0);
IH_RB_CNTL        244 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL, RPTR_REARM,
IH_RB_CNTL        282 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 		ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        284 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 		ih_rb_cntl = REG_SET_FIELD(ih_rb_cntl, IH_RB_CNTL,
IH_RB_CNTL        420 drivers/gpu/drm/amd/amdgpu/vega10_ih.c 	tmp = REG_SET_FIELD(tmp, IH_RB_CNTL, WPTR_OVERFLOW_CLEAR, 1);
IH_RB_CNTL       6830 drivers/gpu/drm/radeon/cik.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       6835 drivers/gpu/drm/radeon/cik.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       6848 drivers/gpu/drm/radeon/cik.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       6853 drivers/gpu/drm/radeon/cik.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       6997 drivers/gpu/drm/radeon/cik.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       7514 drivers/gpu/drm/radeon/cik.c 		tmp = RREG32(IH_RB_CNTL);
IH_RB_CNTL       7516 drivers/gpu/drm/radeon/cik.c 		WREG32(IH_RB_CNTL, tmp);
IH_RB_CNTL       4694 drivers/gpu/drm/radeon/evergreen.c 		tmp = RREG32(IH_RB_CNTL);
IH_RB_CNTL       4696 drivers/gpu/drm/radeon/evergreen.c 		WREG32(IH_RB_CNTL, tmp);
IH_RB_CNTL       3596 drivers/gpu/drm/radeon/r600.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       3601 drivers/gpu/drm/radeon/r600.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       3607 drivers/gpu/drm/radeon/r600.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       3612 drivers/gpu/drm/radeon/r600.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       3724 drivers/gpu/drm/radeon/r600.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       4058 drivers/gpu/drm/radeon/r600.c 		tmp = RREG32(IH_RB_CNTL);
IH_RB_CNTL       4060 drivers/gpu/drm/radeon/r600.c 		WREG32(IH_RB_CNTL, tmp);
IH_RB_CNTL       5923 drivers/gpu/drm/radeon/si.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       5928 drivers/gpu/drm/radeon/si.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       5934 drivers/gpu/drm/radeon/si.c 	u32 ih_rb_cntl = RREG32(IH_RB_CNTL);
IH_RB_CNTL       5939 drivers/gpu/drm/radeon/si.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       6025 drivers/gpu/drm/radeon/si.c 	WREG32(IH_RB_CNTL, ih_rb_cntl);
IH_RB_CNTL       6228 drivers/gpu/drm/radeon/si.c 		tmp = RREG32(IH_RB_CNTL);
IH_RB_CNTL       6230 drivers/gpu/drm/radeon/si.c 		WREG32(IH_RB_CNTL, tmp);