xgene_mdio_wr_mac  266 drivers/net/ethernet/apm/xgene/xgene_enet_hw.c 		return xgene_mdio_wr_mac(bus->priv, wr_addr, wr_data);
xgene_mdio_wr_mac   78 drivers/net/phy/mdio-xgene.c EXPORT_SYMBOL(xgene_mdio_wr_mac);
xgene_mdio_wr_mac   87 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MII_MGMT_ADDRESS_ADDR, data);
xgene_mdio_wr_mac   88 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MII_MGMT_COMMAND_ADDR, READ_CYCLE_MASK);
xgene_mdio_wr_mac  100 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MII_MGMT_COMMAND_ADDR, 0);
xgene_mdio_wr_mac  113 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MII_MGMT_ADDRESS_ADDR, val);
xgene_mdio_wr_mac  115 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MII_MGMT_CONTROL_ADDR, data);
xgene_mdio_wr_mac  162 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MAC_CONFIG_1_ADDR, SOFT_RESET);
xgene_mdio_wr_mac  163 drivers/net/phy/mdio-xgene.c 	xgene_mdio_wr_mac(pdata, MAC_CONFIG_1_ADDR, 0);
xgene_mdio_wr_mac  125 drivers/net/phy/mdio-xgene.h void xgene_mdio_wr_mac(struct xgene_mdio_pdata *pdata, u32 wr_addr, u32 data);