DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK 12693 drivers/gpu/drm/amd/include/asic_reg/dcn/dcn_1_0_sh_mask.h #define DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK                                                            0xFFFF0000L
DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK 15835 drivers/gpu/drm/amd/include/asic_reg/dcn/dcn_2_0_0_sh_mask.h #define DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK                                                            0xFFFF0000L
DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK 12767 drivers/gpu/drm/amd/include/asic_reg/dcn/dcn_2_1_0_sh_mask.h #define DPP_TOP0_DPP_CRC_VAL_R_G__DPP_CRC_G_Y_MASK                                                            0xFFFF0000L