mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX  281 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_offset.h #define mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX                                                           1
mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX  133 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_offset.h #define mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX                                                           0
mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX  136 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_offset.h #define mmUVD_JRBC_RB_COND_RD_TIMER_BASE_IDX                                                           0