mmUVD_JRBC_ENC_RB_COND_RD_TIMER_BASE_IDX  175 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_offset.h #define mmUVD_JRBC_ENC_RB_COND_RD_TIMER_BASE_IDX                                                       0
mmUVD_JRBC_ENC_RB_COND_RD_TIMER_BASE_IDX  178 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_offset.h #define mmUVD_JRBC_ENC_RB_COND_RD_TIMER_BASE_IDX                                                       0