UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT  768 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h #define UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT 0x7
UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT  766 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h #define UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT 0x7
UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT  487 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h #define UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT                                                             0x7
UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT 3243 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h #define UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT                                                             0x7
UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT 2117 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h #define UVD_SUVD_CGC_STATUS__SRE_HEVC_VCLK__SHIFT                                                             0x7