UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 611 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_4_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x00000004 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 614 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_4_2_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 676 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_5_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 678 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_6_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 729 drivers/gpu/drm/amd/include/asic_reg/uvd/uvd_7_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 1253 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_1_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 2868 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_0_0_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4 UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 2928 drivers/gpu/drm/amd/include/asic_reg/vcn/vcn_2_5_sh_mask.h #define UVD_RBC_RB_WPTR__RB_WPTR__SHIFT 0x4