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Searched refs:PCIE_LC_LINK_WIDTH_CNTL (Results 1 – 12 of 12) sorted by relevance

/linux-4.4.14/drivers/gpu/drm/radeon/
Drv770.c1998 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2000 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2001 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2008 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2011 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
2044 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in rv770_pcie_gen2_enable()
2050 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in rv770_pcie_gen2_enable()
Dr600.c4481 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4483 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4484 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4490 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4493 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
4546 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in r600_pcie_gen2_enable()
4552 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in r600_pcie_gen2_enable()
Drv770d.h942 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Devergreen.c5897 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_pcie_gen2_enable()
5899 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in evergreen_pcie_gen2_enable()
5918 link_width_cntl = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_pcie_gen2_enable()
5924 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, link_width_cntl); in evergreen_pcie_gen2_enable()
6048 data = orig = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in evergreen_program_aspm()
6052 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in evergreen_program_aspm()
Dnid.h1092 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dsid.h1498 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dcikd.h362 #define PCIE_LC_LINK_WIDTH_CNTL 0x100100A2 /* PCIE */ macro
Dsi.c7484 tmp = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_pcie_gen3_enable()
7489 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, tmp); in si_pcie_gen3_enable()
7679 orig = data = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in si_program_aspm()
7683 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in si_program_aspm()
Devergreend.h1477 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dcik.c9858 tmp = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in cik_pcie_gen3_enable()
9863 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, tmp); in cik_pcie_gen3_enable()
10016 orig = data = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL); in cik_program_aspm()
10020 WREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL, data); in cik_program_aspm()
Dr600d.h894 #define PCIE_LC_LINK_WIDTH_CNTL 0xa2 /* PCIE_P */ macro
Dci_dpm.c4794 link_width = RREG32_PCIE_PORT(PCIE_LC_LINK_WIDTH_CNTL) & LC_LINK_WIDTH_RD_MASK; in ci_get_current_pcie_lane_number()