Searched refs:cik (Results 1 - 16 of 16) sorted by relevance

/linux-4.4.14/drivers/gpu/drm/radeon/
H A Dcik.c2350 u32 num_rbs = rdev->config.cik.max_backends_per_se * cik_tiling_mode_table_init()
2351 rdev->config.cik.max_shader_engines; cik_tiling_mode_table_init()
2353 switch (rdev->config.cik.mem_row_size_in_kb) { cik_tiling_mode_table_init()
2366 num_pipe_configs = rdev->config.cik.max_tile_pipes; cik_tiling_mode_table_init()
2497 rdev->config.cik.tile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
2590 rdev->config.cik.macrotile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
2720 rdev->config.cik.tile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
2813 rdev->config.cik.macrotile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
2944 rdev->config.cik.tile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
3074 rdev->config.cik.tile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
3168 rdev->config.cik.macrotile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
3298 rdev->config.cik.tile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
3391 rdev->config.cik.macrotile_mode_array[reg_offset] = gb_tile_moden; cik_tiling_mode_table_init()
3515 rdev->config.cik.backend_enable_mask = enabled_rbs; cik_setup_rb()
3566 rdev->config.cik.max_shader_engines = 2; cik_gpu_init()
3567 rdev->config.cik.max_tile_pipes = 4; cik_gpu_init()
3568 rdev->config.cik.max_cu_per_sh = 7; cik_gpu_init()
3569 rdev->config.cik.max_sh_per_se = 1; cik_gpu_init()
3570 rdev->config.cik.max_backends_per_se = 2; cik_gpu_init()
3571 rdev->config.cik.max_texture_channel_caches = 4; cik_gpu_init()
3572 rdev->config.cik.max_gprs = 256; cik_gpu_init()
3573 rdev->config.cik.max_gs_threads = 32; cik_gpu_init()
3574 rdev->config.cik.max_hw_contexts = 8; cik_gpu_init()
3576 rdev->config.cik.sc_prim_fifo_size_frontend = 0x20; cik_gpu_init()
3577 rdev->config.cik.sc_prim_fifo_size_backend = 0x100; cik_gpu_init()
3578 rdev->config.cik.sc_hiz_tile_fifo_size = 0x30; cik_gpu_init()
3579 rdev->config.cik.sc_earlyz_tile_fifo_size = 0x130; cik_gpu_init()
3583 rdev->config.cik.max_shader_engines = 4; cik_gpu_init()
3584 rdev->config.cik.max_tile_pipes = 16; cik_gpu_init()
3585 rdev->config.cik.max_cu_per_sh = 11; cik_gpu_init()
3586 rdev->config.cik.max_sh_per_se = 1; cik_gpu_init()
3587 rdev->config.cik.max_backends_per_se = 4; cik_gpu_init()
3588 rdev->config.cik.max_texture_channel_caches = 16; cik_gpu_init()
3589 rdev->config.cik.max_gprs = 256; cik_gpu_init()
3590 rdev->config.cik.max_gs_threads = 32; cik_gpu_init()
3591 rdev->config.cik.max_hw_contexts = 8; cik_gpu_init()
3593 rdev->config.cik.sc_prim_fifo_size_frontend = 0x20; cik_gpu_init()
3594 rdev->config.cik.sc_prim_fifo_size_backend = 0x100; cik_gpu_init()
3595 rdev->config.cik.sc_hiz_tile_fifo_size = 0x30; cik_gpu_init()
3596 rdev->config.cik.sc_earlyz_tile_fifo_size = 0x130; cik_gpu_init()
3600 rdev->config.cik.max_shader_engines = 1; cik_gpu_init()
3601 rdev->config.cik.max_tile_pipes = 4; cik_gpu_init()
3609 rdev->config.cik.max_cu_per_sh = 8; cik_gpu_init()
3610 rdev->config.cik.max_backends_per_se = 2; cik_gpu_init()
3616 rdev->config.cik.max_cu_per_sh = 6; cik_gpu_init()
3617 rdev->config.cik.max_backends_per_se = 2; cik_gpu_init()
3625 rdev->config.cik.max_cu_per_sh = 4; cik_gpu_init()
3626 rdev->config.cik.max_backends_per_se = 1; cik_gpu_init()
3628 rdev->config.cik.max_cu_per_sh = 3; cik_gpu_init()
3629 rdev->config.cik.max_backends_per_se = 1; cik_gpu_init()
3631 rdev->config.cik.max_sh_per_se = 1; cik_gpu_init()
3632 rdev->config.cik.max_texture_channel_caches = 4; cik_gpu_init()
3633 rdev->config.cik.max_gprs = 256; cik_gpu_init()
3634 rdev->config.cik.max_gs_threads = 16; cik_gpu_init()
3635 rdev->config.cik.max_hw_contexts = 8; cik_gpu_init()
3637 rdev->config.cik.sc_prim_fifo_size_frontend = 0x20; cik_gpu_init()
3638 rdev->config.cik.sc_prim_fifo_size_backend = 0x100; cik_gpu_init()
3639 rdev->config.cik.sc_hiz_tile_fifo_size = 0x30; cik_gpu_init()
3640 rdev->config.cik.sc_earlyz_tile_fifo_size = 0x130; cik_gpu_init()
3646 rdev->config.cik.max_shader_engines = 1; cik_gpu_init()
3647 rdev->config.cik.max_tile_pipes = 2; cik_gpu_init()
3648 rdev->config.cik.max_cu_per_sh = 2; cik_gpu_init()
3649 rdev->config.cik.max_sh_per_se = 1; cik_gpu_init()
3650 rdev->config.cik.max_backends_per_se = 1; cik_gpu_init()
3651 rdev->config.cik.max_texture_channel_caches = 2; cik_gpu_init()
3652 rdev->config.cik.max_gprs = 256; cik_gpu_init()
3653 rdev->config.cik.max_gs_threads = 16; cik_gpu_init()
3654 rdev->config.cik.max_hw_contexts = 8; cik_gpu_init()
3656 rdev->config.cik.sc_prim_fifo_size_frontend = 0x20; cik_gpu_init()
3657 rdev->config.cik.sc_prim_fifo_size_backend = 0x100; cik_gpu_init()
3658 rdev->config.cik.sc_hiz_tile_fifo_size = 0x30; cik_gpu_init()
3659 rdev->config.cik.sc_earlyz_tile_fifo_size = 0x130; cik_gpu_init()
3682 rdev->config.cik.num_tile_pipes = rdev->config.cik.max_tile_pipes; cik_gpu_init()
3683 rdev->config.cik.mem_max_burst_length_bytes = 256; cik_gpu_init()
3685 rdev->config.cik.mem_row_size_in_kb = (4 * (1 << (8 + tmp))) / 1024; cik_gpu_init()
3686 if (rdev->config.cik.mem_row_size_in_kb > 4) cik_gpu_init()
3687 rdev->config.cik.mem_row_size_in_kb = 4; cik_gpu_init()
3689 rdev->config.cik.shader_engine_tile_size = 32; cik_gpu_init()
3690 rdev->config.cik.num_gpus = 1; cik_gpu_init()
3691 rdev->config.cik.multi_gpu_tile_size = 64; cik_gpu_init()
3695 switch (rdev->config.cik.mem_row_size_in_kb) { cik_gpu_init()
3715 rdev->config.cik.tile_config = 0; cik_gpu_init()
3716 switch (rdev->config.cik.num_tile_pipes) { cik_gpu_init()
3718 rdev->config.cik.tile_config |= (0 << 0); cik_gpu_init()
3721 rdev->config.cik.tile_config |= (1 << 0); cik_gpu_init()
3724 rdev->config.cik.tile_config |= (2 << 0); cik_gpu_init()
3729 rdev->config.cik.tile_config |= (3 << 0); cik_gpu_init()
3732 rdev->config.cik.tile_config |= cik_gpu_init()
3734 rdev->config.cik.tile_config |= cik_gpu_init()
3736 rdev->config.cik.tile_config |= cik_gpu_init()
3750 cik_setup_rb(rdev, rdev->config.cik.max_shader_engines, cik_gpu_init()
3751 rdev->config.cik.max_sh_per_se, cik_gpu_init()
3752 rdev->config.cik.max_backends_per_se); cik_gpu_init()
3754 rdev->config.cik.active_cus = 0; cik_gpu_init()
3755 for (i = 0; i < rdev->config.cik.max_shader_engines; i++) { cik_gpu_init()
3756 for (j = 0; j < rdev->config.cik.max_sh_per_se; j++) { cik_gpu_init()
3757 rdev->config.cik.active_cus += cik_gpu_init()
3797 WREG32(PA_SC_FIFO_SIZE, (SC_FRONTEND_PRIM_FIFO_SIZE(rdev->config.cik.sc_prim_fifo_size_frontend) | cik_gpu_init()
3798 SC_BACKEND_PRIM_FIFO_SIZE(rdev->config.cik.sc_prim_fifo_size_backend) | cik_gpu_init()
3799 SC_HIZ_TILE_FIFO_SIZE(rdev->config.cik.sc_hiz_tile_fifo_size) | cik_gpu_init()
3800 SC_EARLYZ_TILE_FIFO_SIZE(rdev->config.cik.sc_earlyz_tile_fifo_size))); cik_gpu_init()
4392 WREG32(CP_MAX_CONTEXT, rdev->config.cik.max_hw_contexts - 1); cik_cp_gfx_start()
6034 * cik_vm_init - cik vm init callback
6038 * Inits cik specific vm parameters (number of VMs, base of vram for
6063 * cik_vm_fini - cik vm fini callback
6103 * cik_vm_flush - cik vm flush using the CP
6220 for (i = 0; i < rdev->config.cik.max_shader_engines; i++) { cik_wait_for_rlc_serdes()
6221 for (j = 0; j < rdev->config.cik.max_sh_per_se; j++) { cik_wait_for_rlc_serdes()
6984 for (i = 0; i < rdev->config.cik.max_cu_per_sh; i ++) { cik_get_cu_active_bitmap()
6998 for (i = 0; i < rdev->config.cik.max_shader_engines; i++) { cik_init_ao_cu_mask()
6999 for (j = 0; j < rdev->config.cik.max_sh_per_se; j++) { cik_init_ao_cu_mask()
7003 for (k = 0; k < rdev->config.cik.max_cu_per_sh; k ++) { cik_init_ao_cu_mask()
7665 rdev->irq.stat_regs.cik.disp_int = RREG32(DISP_INTERRUPT_STATUS); cik_irq_ack()
7666 rdev->irq.stat_regs.cik.disp_int_cont = RREG32(DISP_INTERRUPT_STATUS_CONTINUE); cik_irq_ack()
7667 rdev->irq.stat_regs.cik.disp_int_cont2 = RREG32(DISP_INTERRUPT_STATUS_CONTINUE2); cik_irq_ack()
7668 rdev->irq.stat_regs.cik.disp_int_cont3 = RREG32(DISP_INTERRUPT_STATUS_CONTINUE3); cik_irq_ack()
7669 rdev->irq.stat_regs.cik.disp_int_cont4 = RREG32(DISP_INTERRUPT_STATUS_CONTINUE4); cik_irq_ack()
7670 rdev->irq.stat_regs.cik.disp_int_cont5 = RREG32(DISP_INTERRUPT_STATUS_CONTINUE5); cik_irq_ack()
7671 rdev->irq.stat_regs.cik.disp_int_cont6 = RREG32(DISP_INTERRUPT_STATUS_CONTINUE6); cik_irq_ack()
7673 rdev->irq.stat_regs.cik.d1grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7675 rdev->irq.stat_regs.cik.d2grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7678 rdev->irq.stat_regs.cik.d3grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7680 rdev->irq.stat_regs.cik.d4grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7684 rdev->irq.stat_regs.cik.d5grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7686 rdev->irq.stat_regs.cik.d6grph_int = RREG32(GRPH_INT_STATUS + cik_irq_ack()
7690 if (rdev->irq.stat_regs.cik.d1grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7693 if (rdev->irq.stat_regs.cik.d2grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7696 if (rdev->irq.stat_regs.cik.disp_int & LB_D1_VBLANK_INTERRUPT) cik_irq_ack()
7698 if (rdev->irq.stat_regs.cik.disp_int & LB_D1_VLINE_INTERRUPT) cik_irq_ack()
7700 if (rdev->irq.stat_regs.cik.disp_int_cont & LB_D2_VBLANK_INTERRUPT) cik_irq_ack()
7702 if (rdev->irq.stat_regs.cik.disp_int_cont & LB_D2_VLINE_INTERRUPT) cik_irq_ack()
7706 if (rdev->irq.stat_regs.cik.d3grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7709 if (rdev->irq.stat_regs.cik.d4grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7712 if (rdev->irq.stat_regs.cik.disp_int_cont2 & LB_D3_VBLANK_INTERRUPT) cik_irq_ack()
7714 if (rdev->irq.stat_regs.cik.disp_int_cont2 & LB_D3_VLINE_INTERRUPT) cik_irq_ack()
7716 if (rdev->irq.stat_regs.cik.disp_int_cont3 & LB_D4_VBLANK_INTERRUPT) cik_irq_ack()
7718 if (rdev->irq.stat_regs.cik.disp_int_cont3 & LB_D4_VLINE_INTERRUPT) cik_irq_ack()
7723 if (rdev->irq.stat_regs.cik.d5grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7726 if (rdev->irq.stat_regs.cik.d6grph_int & GRPH_PFLIP_INT_OCCURRED) cik_irq_ack()
7729 if (rdev->irq.stat_regs.cik.disp_int_cont4 & LB_D5_VBLANK_INTERRUPT) cik_irq_ack()
7731 if (rdev->irq.stat_regs.cik.disp_int_cont4 & LB_D5_VLINE_INTERRUPT) cik_irq_ack()
7733 if (rdev->irq.stat_regs.cik.disp_int_cont5 & LB_D6_VBLANK_INTERRUPT) cik_irq_ack()
7735 if (rdev->irq.stat_regs.cik.disp_int_cont5 & LB_D6_VLINE_INTERRUPT) cik_irq_ack()
7739 if (rdev->irq.stat_regs.cik.disp_int & DC_HPD1_INTERRUPT) { cik_irq_ack()
7744 if (rdev->irq.stat_regs.cik.disp_int_cont & DC_HPD2_INTERRUPT) { cik_irq_ack()
7749 if (rdev->irq.stat_regs.cik.disp_int_cont2 & DC_HPD3_INTERRUPT) { cik_irq_ack()
7754 if (rdev->irq.stat_regs.cik.disp_int_cont3 & DC_HPD4_INTERRUPT) { cik_irq_ack()
7759 if (rdev->irq.stat_regs.cik.disp_int_cont4 & DC_HPD5_INTERRUPT) { cik_irq_ack()
7764 if (rdev->irq.stat_regs.cik.disp_int_cont5 & DC_HPD6_INTERRUPT) { cik_irq_ack()
7769 if (rdev->irq.stat_regs.cik.disp_int & DC_HPD1_RX_INTERRUPT) { cik_irq_ack()
7774 if (rdev->irq.stat_regs.cik.disp_int_cont & DC_HPD2_RX_INTERRUPT) { cik_irq_ack()
7779 if (rdev->irq.stat_regs.cik.disp_int_cont2 & DC_HPD3_RX_INTERRUPT) { cik_irq_ack()
7784 if (rdev->irq.stat_regs.cik.disp_int_cont3 & DC_HPD4_RX_INTERRUPT) { cik_irq_ack()
7789 if (rdev->irq.stat_regs.cik.disp_int_cont4 & DC_HPD5_RX_INTERRUPT) { cik_irq_ack()
7794 if (rdev->irq.stat_regs.cik.disp_int_cont5 & DC_HPD6_RX_INTERRUPT) { cik_irq_ack()
7963 if (!(rdev->irq.stat_regs.cik.disp_int & LB_D1_VBLANK_INTERRUPT)) cik_irq_process()
7973 rdev->irq.stat_regs.cik.disp_int &= ~LB_D1_VBLANK_INTERRUPT; cik_irq_process()
7978 if (!(rdev->irq.stat_regs.cik.disp_int & LB_D1_VLINE_INTERRUPT)) cik_irq_process()
7981 rdev->irq.stat_regs.cik.disp_int &= ~LB_D1_VLINE_INTERRUPT; cik_irq_process()
7993 if (!(rdev->irq.stat_regs.cik.disp_int_cont & LB_D2_VBLANK_INTERRUPT)) cik_irq_process()
8003 rdev->irq.stat_regs.cik.disp_int_cont &= ~LB_D2_VBLANK_INTERRUPT; cik_irq_process()
8008 if (!(rdev->irq.stat_regs.cik.disp_int_cont & LB_D2_VLINE_INTERRUPT)) cik_irq_process()
8011 rdev->irq.stat_regs.cik.disp_int_cont &= ~LB_D2_VLINE_INTERRUPT; cik_irq_process()
8023 if (!(rdev->irq.stat_regs.cik.disp_int_cont2 & LB_D3_VBLANK_INTERRUPT)) cik_irq_process()
8033 rdev->irq.stat_regs.cik.disp_int_cont2 &= ~LB_D3_VBLANK_INTERRUPT; cik_irq_process()
8038 if (!(rdev->irq.stat_regs.cik.disp_int_cont2 & LB_D3_VLINE_INTERRUPT)) cik_irq_process()
8041 rdev->irq.stat_regs.cik.disp_int_cont2 &= ~LB_D3_VLINE_INTERRUPT; cik_irq_process()
8053 if (!(rdev->irq.stat_regs.cik.disp_int_cont3 & LB_D4_VBLANK_INTERRUPT)) cik_irq_process()
8063 rdev->irq.stat_regs.cik.disp_int_cont3 &= ~LB_D4_VBLANK_INTERRUPT; cik_irq_process()
8068 if (!(rdev->irq.stat_regs.cik.disp_int_cont3 & LB_D4_VLINE_INTERRUPT)) cik_irq_process()
8071 rdev->irq.stat_regs.cik.disp_int_cont3 &= ~LB_D4_VLINE_INTERRUPT; cik_irq_process()
8083 if (!(rdev->irq.stat_regs.cik.disp_int_cont4 & LB_D5_VBLANK_INTERRUPT)) cik_irq_process()
8093 rdev->irq.stat_regs.cik.disp_int_cont4 &= ~LB_D5_VBLANK_INTERRUPT; cik_irq_process()
8098 if (!(rdev->irq.stat_regs.cik.disp_int_cont4 & LB_D5_VLINE_INTERRUPT)) cik_irq_process()
8101 rdev->irq.stat_regs.cik.disp_int_cont4 &= ~LB_D5_VLINE_INTERRUPT; cik_irq_process()
8113 if (!(rdev->irq.stat_regs.cik.disp_int_cont5 & LB_D6_VBLANK_INTERRUPT)) cik_irq_process()
8123 rdev->irq.stat_regs.cik.disp_int_cont5 &= ~LB_D6_VBLANK_INTERRUPT; cik_irq_process()
8128 if (!(rdev->irq.stat_regs.cik.disp_int_cont5 & LB_D6_VLINE_INTERRUPT)) cik_irq_process()
8131 rdev->irq.stat_regs.cik.disp_int_cont5 &= ~LB_D6_VLINE_INTERRUPT; cik_irq_process()
8153 if (!(rdev->irq.stat_regs.cik.disp_int & DC_HPD1_INTERRUPT)) cik_irq_process()
8156 rdev->irq.stat_regs.cik.disp_int &= ~DC_HPD1_INTERRUPT; cik_irq_process()
8162 if (!(rdev->irq.stat_regs.cik.disp_int_cont & DC_HPD2_INTERRUPT)) cik_irq_process()
8165 rdev->irq.stat_regs.cik.disp_int_cont &= ~DC_HPD2_INTERRUPT; cik_irq_process()
8171 if (!(rdev->irq.stat_regs.cik.disp_int_cont2 & DC_HPD3_INTERRUPT)) cik_irq_process()
8174 rdev->irq.stat_regs.cik.disp_int_cont2 &= ~DC_HPD3_INTERRUPT; cik_irq_process()
8180 if (!(rdev->irq.stat_regs.cik.disp_int_cont3 & DC_HPD4_INTERRUPT)) cik_irq_process()
8183 rdev->irq.stat_regs.cik.disp_int_cont3 &= ~DC_HPD4_INTERRUPT; cik_irq_process()
8189 if (!(rdev->irq.stat_regs.cik.disp_int_cont4 & DC_HPD5_INTERRUPT)) cik_irq_process()
8192 rdev->irq.stat_regs.cik.disp_int_cont4 &= ~DC_HPD5_INTERRUPT; cik_irq_process()
8198 if (!(rdev->irq.stat_regs.cik.disp_int_cont5 & DC_HPD6_INTERRUPT)) cik_irq_process()
8201 rdev->irq.stat_regs.cik.disp_int_cont5 &= ~DC_HPD6_INTERRUPT; cik_irq_process()
8207 if (!(rdev->irq.stat_regs.cik.disp_int & DC_HPD1_RX_INTERRUPT)) cik_irq_process()
8210 rdev->irq.stat_regs.cik.disp_int &= ~DC_HPD1_RX_INTERRUPT; cik_irq_process()
8216 if (!(rdev->irq.stat_regs.cik.disp_int_cont & DC_HPD2_RX_INTERRUPT)) cik_irq_process()
8219 rdev->irq.stat_regs.cik.disp_int_cont &= ~DC_HPD2_RX_INTERRUPT; cik_irq_process()
8225 if (!(rdev->irq.stat_regs.cik.disp_int_cont2 & DC_HPD3_RX_INTERRUPT)) cik_irq_process()
8228 rdev->irq.stat_regs.cik.disp_int_cont2 &= ~DC_HPD3_RX_INTERRUPT; cik_irq_process()
8234 if (!(rdev->irq.stat_regs.cik.disp_int_cont3 & DC_HPD4_RX_INTERRUPT)) cik_irq_process()
8237 rdev->irq.stat_regs.cik.disp_int_cont3 &= ~DC_HPD4_RX_INTERRUPT; cik_irq_process()
8243 if (!(rdev->irq.stat_regs.cik.disp_int_cont4 & DC_HPD5_RX_INTERRUPT)) cik_irq_process()
8246 rdev->irq.stat_regs.cik.disp_int_cont4 &= ~DC_HPD5_RX_INTERRUPT; cik_irq_process()
8252 if (!(rdev->irq.stat_regs.cik.disp_int_cont5 & DC_HPD6_RX_INTERRUPT)) cik_irq_process()
8255 rdev->irq.stat_regs.cik.disp_int_cont5 &= ~DC_HPD6_RX_INTERRUPT; cik_irq_process()
8772 DRM_ERROR("cik startup failed on resume\n"); cik_resume()
H A Dradeon_kms.c281 *value = rdev->config.cik.tile_config; radeon_info_ioctl()
335 *value = rdev->config.cik.max_backends_per_se * radeon_info_ioctl()
336 rdev->config.cik.max_shader_engines; radeon_info_ioctl()
355 *value = rdev->config.cik.max_tile_pipes; radeon_info_ioctl()
375 *value = rdev->config.cik.backend_map; radeon_info_ioctl()
404 *value = rdev->config.cik.max_cu_per_sh; radeon_info_ioctl()
430 *value = rdev->config.cik.max_shader_engines; radeon_info_ioctl()
442 *value = rdev->config.cik.max_sh_per_se; radeon_info_ioctl()
477 value = rdev->config.cik.tile_mode_array; radeon_info_ioctl()
489 value = rdev->config.cik.macrotile_mode_array; radeon_info_ioctl()
492 DRM_DEBUG_KMS("macrotile mode array is cik+ only!\n"); radeon_info_ioctl()
501 *value = rdev->config.cik.backend_enable_mask; radeon_info_ioctl()
538 *value = rdev->config.cik.active_cus; radeon_info_ioctl()
H A DMakefile79 si_blit_shaders.o radeon_prime.o cik.o cik_blit_shaders.o \
H A Datombios_crtc.c1285 num_banks = (rdev->config.cik.macrotile_mode_array[index] >> 6) & 0x3; dce4_crtc_do_set_base()
1341 u32 pipe_config = (rdev->config.cik.tile_mode_array[10] >> 6) & 0x1f; dce4_crtc_do_set_base()
H A Dcik_sdma.c935 * cik_dma_vm_flush - cik vm flush using sDMA
H A Dradeon.h803 struct cik_irq_stat_regs cik; member in union:radeon_irq_stat_regs
2205 struct cik_asic cik; member in union:radeon_asic_config
H A Dradeon_asic.h780 * cik
/linux-4.4.14/drivers/gpu/drm/amd/amdgpu/
H A DMakefile25 amdgpu-$(CONFIG_DRM_AMDGPU_CIK)+= cik.o cik_ih.o kv_smc.o kv_dpm.o \
H A Dgmc_v7_0.c27 #include "cik.h"
677 * gmc_v7_0_vm_init - cik vm init callback
681 * Inits cik specific vm parameters (number of VMs, base of vram for
707 * gmc_v7_0_vm_fini - cik vm fini callback
H A Dgmc_v8_0.c757 * gmc_v8_0_vm_init - cik vm init callback
761 * Inits cik specific vm parameters (number of VMs, base of vram for
787 * gmc_v8_0_vm_fini - cik vm fini callback
H A Dcik_sdma.c30 #include "cik.h"
848 * cik_sdma_ring_emit_vm_flush - cik vm flush using sDMA
H A Dsdma_v2_4.c907 * sdma_v2_4_ring_emit_vm_flush - cik vm flush using sDMA
H A Dcik.c36 #include "cik.h"
H A Dsdma_v3_0.c1056 * sdma_v3_0_ring_emit_vm_flush - cik vm flush using sDMA
H A Damdgpu_device.c42 #include "cik.h"
H A Dgfx_v7_0.c29 #include "cik.h"
3620 * gfx_v7_0_ring_emit_vm_flush - cik vm flush using the CP

Completed in 385 milliseconds