1 /*
2 * PCIe host controller driver for Samsung EXYNOS SoCs
3 *
4 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
5 * http://www.samsung.com
6 *
7 * Author: Jingoo Han <jg1.han@samsung.com>
8 *
9 * This program is free software; you can redistribute it and/or modify
10 * it under the terms of the GNU General Public License version 2 as
11 * published by the Free Software Foundation.
12 */
13
14 #include <linux/clk.h>
15 #include <linux/delay.h>
16 #include <linux/gpio.h>
17 #include <linux/interrupt.h>
18 #include <linux/kernel.h>
19 #include <linux/module.h>
20 #include <linux/of_gpio.h>
21 #include <linux/pci.h>
22 #include <linux/platform_device.h>
23 #include <linux/resource.h>
24 #include <linux/signal.h>
25 #include <linux/types.h>
26
27 #include "pcie-designware.h"
28
29 #define to_exynos_pcie(x) container_of(x, struct exynos_pcie, pp)
30
31 struct exynos_pcie {
32 void __iomem *elbi_base;
33 void __iomem *phy_base;
34 void __iomem *block_base;
35 int reset_gpio;
36 struct clk *clk;
37 struct clk *bus_clk;
38 struct pcie_port pp;
39 };
40
41 /* PCIe ELBI registers */
42 #define PCIE_IRQ_PULSE 0x000
43 #define IRQ_INTA_ASSERT (0x1 << 0)
44 #define IRQ_INTB_ASSERT (0x1 << 2)
45 #define IRQ_INTC_ASSERT (0x1 << 4)
46 #define IRQ_INTD_ASSERT (0x1 << 6)
47 #define PCIE_IRQ_LEVEL 0x004
48 #define PCIE_IRQ_SPECIAL 0x008
49 #define PCIE_IRQ_EN_PULSE 0x00c
50 #define PCIE_IRQ_EN_LEVEL 0x010
51 #define IRQ_MSI_ENABLE (0x1 << 2)
52 #define PCIE_IRQ_EN_SPECIAL 0x014
53 #define PCIE_PWR_RESET 0x018
54 #define PCIE_CORE_RESET 0x01c
55 #define PCIE_CORE_RESET_ENABLE (0x1 << 0)
56 #define PCIE_STICKY_RESET 0x020
57 #define PCIE_NONSTICKY_RESET 0x024
58 #define PCIE_APP_INIT_RESET 0x028
59 #define PCIE_APP_LTSSM_ENABLE 0x02c
60 #define PCIE_ELBI_RDLH_LINKUP 0x064
61 #define PCIE_ELBI_LTSSM_ENABLE 0x1
62 #define PCIE_ELBI_SLV_AWMISC 0x11c
63 #define PCIE_ELBI_SLV_ARMISC 0x120
64 #define PCIE_ELBI_SLV_DBI_ENABLE (0x1 << 21)
65
66 /* PCIe Purple registers */
67 #define PCIE_PHY_GLOBAL_RESET 0x000
68 #define PCIE_PHY_COMMON_RESET 0x004
69 #define PCIE_PHY_CMN_REG 0x008
70 #define PCIE_PHY_MAC_RESET 0x00c
71 #define PCIE_PHY_PLL_LOCKED 0x010
72 #define PCIE_PHY_TRSVREG_RESET 0x020
73 #define PCIE_PHY_TRSV_RESET 0x024
74
75 /* PCIe PHY registers */
76 #define PCIE_PHY_IMPEDANCE 0x004
77 #define PCIE_PHY_PLL_DIV_0 0x008
78 #define PCIE_PHY_PLL_BIAS 0x00c
79 #define PCIE_PHY_DCC_FEEDBACK 0x014
80 #define PCIE_PHY_PLL_DIV_1 0x05c
81 #define PCIE_PHY_COMMON_POWER 0x064
82 #define PCIE_PHY_COMMON_PD_CMN (0x1 << 3)
83 #define PCIE_PHY_TRSV0_EMP_LVL 0x084
84 #define PCIE_PHY_TRSV0_DRV_LVL 0x088
85 #define PCIE_PHY_TRSV0_RXCDR 0x0ac
86 #define PCIE_PHY_TRSV0_POWER 0x0c4
87 #define PCIE_PHY_TRSV0_PD_TSV (0x1 << 7)
88 #define PCIE_PHY_TRSV0_LVCC 0x0dc
89 #define PCIE_PHY_TRSV1_EMP_LVL 0x144
90 #define PCIE_PHY_TRSV1_RXCDR 0x16c
91 #define PCIE_PHY_TRSV1_POWER 0x184
92 #define PCIE_PHY_TRSV1_PD_TSV (0x1 << 7)
93 #define PCIE_PHY_TRSV1_LVCC 0x19c
94 #define PCIE_PHY_TRSV2_EMP_LVL 0x204
95 #define PCIE_PHY_TRSV2_RXCDR 0x22c
96 #define PCIE_PHY_TRSV2_POWER 0x244
97 #define PCIE_PHY_TRSV2_PD_TSV (0x1 << 7)
98 #define PCIE_PHY_TRSV2_LVCC 0x25c
99 #define PCIE_PHY_TRSV3_EMP_LVL 0x2c4
100 #define PCIE_PHY_TRSV3_RXCDR 0x2ec
101 #define PCIE_PHY_TRSV3_POWER 0x304
102 #define PCIE_PHY_TRSV3_PD_TSV (0x1 << 7)
103 #define PCIE_PHY_TRSV3_LVCC 0x31c
104
exynos_elb_writel(struct exynos_pcie * pcie,u32 val,u32 reg)105 static inline void exynos_elb_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
106 {
107 writel(val, pcie->elbi_base + reg);
108 }
109
exynos_elb_readl(struct exynos_pcie * pcie,u32 reg)110 static inline u32 exynos_elb_readl(struct exynos_pcie *pcie, u32 reg)
111 {
112 return readl(pcie->elbi_base + reg);
113 }
114
exynos_phy_writel(struct exynos_pcie * pcie,u32 val,u32 reg)115 static inline void exynos_phy_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
116 {
117 writel(val, pcie->phy_base + reg);
118 }
119
exynos_phy_readl(struct exynos_pcie * pcie,u32 reg)120 static inline u32 exynos_phy_readl(struct exynos_pcie *pcie, u32 reg)
121 {
122 return readl(pcie->phy_base + reg);
123 }
124
exynos_blk_writel(struct exynos_pcie * pcie,u32 val,u32 reg)125 static inline void exynos_blk_writel(struct exynos_pcie *pcie, u32 val, u32 reg)
126 {
127 writel(val, pcie->block_base + reg);
128 }
129
exynos_blk_readl(struct exynos_pcie * pcie,u32 reg)130 static inline u32 exynos_blk_readl(struct exynos_pcie *pcie, u32 reg)
131 {
132 return readl(pcie->block_base + reg);
133 }
134
exynos_pcie_sideband_dbi_w_mode(struct pcie_port * pp,bool on)135 static void exynos_pcie_sideband_dbi_w_mode(struct pcie_port *pp, bool on)
136 {
137 u32 val;
138 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
139
140 if (on) {
141 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
142 val |= PCIE_ELBI_SLV_DBI_ENABLE;
143 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
144 } else {
145 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_AWMISC);
146 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
147 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_AWMISC);
148 }
149 }
150
exynos_pcie_sideband_dbi_r_mode(struct pcie_port * pp,bool on)151 static void exynos_pcie_sideband_dbi_r_mode(struct pcie_port *pp, bool on)
152 {
153 u32 val;
154 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
155
156 if (on) {
157 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
158 val |= PCIE_ELBI_SLV_DBI_ENABLE;
159 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
160 } else {
161 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_SLV_ARMISC);
162 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
163 exynos_elb_writel(exynos_pcie, val, PCIE_ELBI_SLV_ARMISC);
164 }
165 }
166
exynos_pcie_assert_core_reset(struct pcie_port * pp)167 static void exynos_pcie_assert_core_reset(struct pcie_port *pp)
168 {
169 u32 val;
170 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
171
172 val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
173 val &= ~PCIE_CORE_RESET_ENABLE;
174 exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
175 exynos_elb_writel(exynos_pcie, 0, PCIE_PWR_RESET);
176 exynos_elb_writel(exynos_pcie, 0, PCIE_STICKY_RESET);
177 exynos_elb_writel(exynos_pcie, 0, PCIE_NONSTICKY_RESET);
178 }
179
exynos_pcie_deassert_core_reset(struct pcie_port * pp)180 static void exynos_pcie_deassert_core_reset(struct pcie_port *pp)
181 {
182 u32 val;
183 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
184
185 val = exynos_elb_readl(exynos_pcie, PCIE_CORE_RESET);
186 val |= PCIE_CORE_RESET_ENABLE;
187
188 exynos_elb_writel(exynos_pcie, val, PCIE_CORE_RESET);
189 exynos_elb_writel(exynos_pcie, 1, PCIE_STICKY_RESET);
190 exynos_elb_writel(exynos_pcie, 1, PCIE_NONSTICKY_RESET);
191 exynos_elb_writel(exynos_pcie, 1, PCIE_APP_INIT_RESET);
192 exynos_elb_writel(exynos_pcie, 0, PCIE_APP_INIT_RESET);
193 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_MAC_RESET);
194 }
195
exynos_pcie_assert_phy_reset(struct pcie_port * pp)196 static void exynos_pcie_assert_phy_reset(struct pcie_port *pp)
197 {
198 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
199
200 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_MAC_RESET);
201 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_GLOBAL_RESET);
202 }
203
exynos_pcie_deassert_phy_reset(struct pcie_port * pp)204 static void exynos_pcie_deassert_phy_reset(struct pcie_port *pp)
205 {
206 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
207
208 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_GLOBAL_RESET);
209 exynos_elb_writel(exynos_pcie, 1, PCIE_PWR_RESET);
210 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
211 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_CMN_REG);
212 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSVREG_RESET);
213 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_TRSV_RESET);
214 }
215
exynos_pcie_power_on_phy(struct pcie_port * pp)216 static void exynos_pcie_power_on_phy(struct pcie_port *pp)
217 {
218 u32 val;
219 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
220
221 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
222 val &= ~PCIE_PHY_COMMON_PD_CMN;
223 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
224
225 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
226 val &= ~PCIE_PHY_TRSV0_PD_TSV;
227 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
228
229 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
230 val &= ~PCIE_PHY_TRSV1_PD_TSV;
231 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
232
233 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
234 val &= ~PCIE_PHY_TRSV2_PD_TSV;
235 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
236
237 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
238 val &= ~PCIE_PHY_TRSV3_PD_TSV;
239 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
240 }
241
exynos_pcie_power_off_phy(struct pcie_port * pp)242 static void exynos_pcie_power_off_phy(struct pcie_port *pp)
243 {
244 u32 val;
245 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
246
247 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_COMMON_POWER);
248 val |= PCIE_PHY_COMMON_PD_CMN;
249 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_COMMON_POWER);
250
251 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV0_POWER);
252 val |= PCIE_PHY_TRSV0_PD_TSV;
253 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV0_POWER);
254
255 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV1_POWER);
256 val |= PCIE_PHY_TRSV1_PD_TSV;
257 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV1_POWER);
258
259 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV2_POWER);
260 val |= PCIE_PHY_TRSV2_PD_TSV;
261 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV2_POWER);
262
263 val = exynos_phy_readl(exynos_pcie, PCIE_PHY_TRSV3_POWER);
264 val |= PCIE_PHY_TRSV3_PD_TSV;
265 exynos_phy_writel(exynos_pcie, val, PCIE_PHY_TRSV3_POWER);
266 }
267
exynos_pcie_init_phy(struct pcie_port * pp)268 static void exynos_pcie_init_phy(struct pcie_port *pp)
269 {
270 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
271
272 /* DCC feedback control off */
273 exynos_phy_writel(exynos_pcie, 0x29, PCIE_PHY_DCC_FEEDBACK);
274
275 /* set TX/RX impedance */
276 exynos_phy_writel(exynos_pcie, 0xd5, PCIE_PHY_IMPEDANCE);
277
278 /* set 50Mhz PHY clock */
279 exynos_phy_writel(exynos_pcie, 0x14, PCIE_PHY_PLL_DIV_0);
280 exynos_phy_writel(exynos_pcie, 0x12, PCIE_PHY_PLL_DIV_1);
281
282 /* set TX Differential output for lane 0 */
283 exynos_phy_writel(exynos_pcie, 0x7f, PCIE_PHY_TRSV0_DRV_LVL);
284
285 /* set TX Pre-emphasis Level Control for lane 0 to minimum */
286 exynos_phy_writel(exynos_pcie, 0x0, PCIE_PHY_TRSV0_EMP_LVL);
287
288 /* set RX clock and data recovery bandwidth */
289 exynos_phy_writel(exynos_pcie, 0xe7, PCIE_PHY_PLL_BIAS);
290 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV0_RXCDR);
291 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV1_RXCDR);
292 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV2_RXCDR);
293 exynos_phy_writel(exynos_pcie, 0x82, PCIE_PHY_TRSV3_RXCDR);
294
295 /* change TX Pre-emphasis Level Control for lanes */
296 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV0_EMP_LVL);
297 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV1_EMP_LVL);
298 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV2_EMP_LVL);
299 exynos_phy_writel(exynos_pcie, 0x39, PCIE_PHY_TRSV3_EMP_LVL);
300
301 /* set LVCC */
302 exynos_phy_writel(exynos_pcie, 0x20, PCIE_PHY_TRSV0_LVCC);
303 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV1_LVCC);
304 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV2_LVCC);
305 exynos_phy_writel(exynos_pcie, 0xa0, PCIE_PHY_TRSV3_LVCC);
306 }
307
exynos_pcie_assert_reset(struct pcie_port * pp)308 static void exynos_pcie_assert_reset(struct pcie_port *pp)
309 {
310 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
311
312 if (exynos_pcie->reset_gpio >= 0)
313 devm_gpio_request_one(pp->dev, exynos_pcie->reset_gpio,
314 GPIOF_OUT_INIT_HIGH, "RESET");
315 }
316
exynos_pcie_establish_link(struct pcie_port * pp)317 static int exynos_pcie_establish_link(struct pcie_port *pp)
318 {
319 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
320 u32 val;
321 unsigned int retries;
322
323 if (dw_pcie_link_up(pp)) {
324 dev_err(pp->dev, "Link already up\n");
325 return 0;
326 }
327
328 /* assert reset signals */
329 exynos_pcie_assert_core_reset(pp);
330 exynos_pcie_assert_phy_reset(pp);
331
332 /* de-assert phy reset */
333 exynos_pcie_deassert_phy_reset(pp);
334
335 /* power on phy */
336 exynos_pcie_power_on_phy(pp);
337
338 /* initialize phy */
339 exynos_pcie_init_phy(pp);
340
341 /* pulse for common reset */
342 exynos_blk_writel(exynos_pcie, 1, PCIE_PHY_COMMON_RESET);
343 udelay(500);
344 exynos_blk_writel(exynos_pcie, 0, PCIE_PHY_COMMON_RESET);
345
346 /* de-assert core reset */
347 exynos_pcie_deassert_core_reset(pp);
348
349 /* setup root complex */
350 dw_pcie_setup_rc(pp);
351
352 /* assert reset signal */
353 exynos_pcie_assert_reset(pp);
354
355 /* assert LTSSM enable */
356 exynos_elb_writel(exynos_pcie, PCIE_ELBI_LTSSM_ENABLE,
357 PCIE_APP_LTSSM_ENABLE);
358
359 /* check if the link is up or not */
360 for (retries = 0; retries < 10; retries++) {
361 if (dw_pcie_link_up(pp)) {
362 dev_info(pp->dev, "Link up\n");
363 return 0;
364 }
365 mdelay(100);
366 }
367
368 while (exynos_phy_readl(exynos_pcie, PCIE_PHY_PLL_LOCKED) == 0) {
369 val = exynos_blk_readl(exynos_pcie, PCIE_PHY_PLL_LOCKED);
370 dev_info(pp->dev, "PLL Locked: 0x%x\n", val);
371 }
372 /* power off phy */
373 exynos_pcie_power_off_phy(pp);
374
375 dev_err(pp->dev, "PCIe Link Fail\n");
376 return -EINVAL;
377 }
378
exynos_pcie_clear_irq_pulse(struct pcie_port * pp)379 static void exynos_pcie_clear_irq_pulse(struct pcie_port *pp)
380 {
381 u32 val;
382 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
383
384 val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_PULSE);
385 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_PULSE);
386 }
387
exynos_pcie_enable_irq_pulse(struct pcie_port * pp)388 static void exynos_pcie_enable_irq_pulse(struct pcie_port *pp)
389 {
390 u32 val;
391 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
392
393 /* enable INTX interrupt */
394 val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
395 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT;
396 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_PULSE);
397 }
398
exynos_pcie_irq_handler(int irq,void * arg)399 static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
400 {
401 struct pcie_port *pp = arg;
402
403 exynos_pcie_clear_irq_pulse(pp);
404 return IRQ_HANDLED;
405 }
406
exynos_pcie_msi_irq_handler(int irq,void * arg)407 static irqreturn_t exynos_pcie_msi_irq_handler(int irq, void *arg)
408 {
409 struct pcie_port *pp = arg;
410
411 return dw_handle_msi_irq(pp);
412 }
413
exynos_pcie_msi_init(struct pcie_port * pp)414 static void exynos_pcie_msi_init(struct pcie_port *pp)
415 {
416 u32 val;
417 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
418
419 dw_pcie_msi_init(pp);
420
421 /* enable MSI interrupt */
422 val = exynos_elb_readl(exynos_pcie, PCIE_IRQ_EN_LEVEL);
423 val |= IRQ_MSI_ENABLE;
424 exynos_elb_writel(exynos_pcie, val, PCIE_IRQ_EN_LEVEL);
425 }
426
exynos_pcie_enable_interrupts(struct pcie_port * pp)427 static void exynos_pcie_enable_interrupts(struct pcie_port *pp)
428 {
429 exynos_pcie_enable_irq_pulse(pp);
430
431 if (IS_ENABLED(CONFIG_PCI_MSI))
432 exynos_pcie_msi_init(pp);
433 }
434
exynos_pcie_readl_rc(struct pcie_port * pp,void __iomem * dbi_base,u32 * val)435 static inline void exynos_pcie_readl_rc(struct pcie_port *pp,
436 void __iomem *dbi_base, u32 *val)
437 {
438 exynos_pcie_sideband_dbi_r_mode(pp, true);
439 *val = readl(dbi_base);
440 exynos_pcie_sideband_dbi_r_mode(pp, false);
441 }
442
exynos_pcie_writel_rc(struct pcie_port * pp,u32 val,void __iomem * dbi_base)443 static inline void exynos_pcie_writel_rc(struct pcie_port *pp,
444 u32 val, void __iomem *dbi_base)
445 {
446 exynos_pcie_sideband_dbi_w_mode(pp, true);
447 writel(val, dbi_base);
448 exynos_pcie_sideband_dbi_w_mode(pp, false);
449 }
450
exynos_pcie_rd_own_conf(struct pcie_port * pp,int where,int size,u32 * val)451 static int exynos_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
452 u32 *val)
453 {
454 int ret;
455
456 exynos_pcie_sideband_dbi_r_mode(pp, true);
457 ret = dw_pcie_cfg_read(pp->dbi_base + where, size, val);
458 exynos_pcie_sideband_dbi_r_mode(pp, false);
459 return ret;
460 }
461
exynos_pcie_wr_own_conf(struct pcie_port * pp,int where,int size,u32 val)462 static int exynos_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
463 u32 val)
464 {
465 int ret;
466
467 exynos_pcie_sideband_dbi_w_mode(pp, true);
468 ret = dw_pcie_cfg_write(pp->dbi_base + where, size, val);
469 exynos_pcie_sideband_dbi_w_mode(pp, false);
470 return ret;
471 }
472
exynos_pcie_link_up(struct pcie_port * pp)473 static int exynos_pcie_link_up(struct pcie_port *pp)
474 {
475 struct exynos_pcie *exynos_pcie = to_exynos_pcie(pp);
476 u32 val = exynos_elb_readl(exynos_pcie, PCIE_ELBI_RDLH_LINKUP);
477
478 if (val == PCIE_ELBI_LTSSM_ENABLE)
479 return 1;
480
481 return 0;
482 }
483
exynos_pcie_host_init(struct pcie_port * pp)484 static void exynos_pcie_host_init(struct pcie_port *pp)
485 {
486 exynos_pcie_establish_link(pp);
487 exynos_pcie_enable_interrupts(pp);
488 }
489
490 static struct pcie_host_ops exynos_pcie_host_ops = {
491 .readl_rc = exynos_pcie_readl_rc,
492 .writel_rc = exynos_pcie_writel_rc,
493 .rd_own_conf = exynos_pcie_rd_own_conf,
494 .wr_own_conf = exynos_pcie_wr_own_conf,
495 .link_up = exynos_pcie_link_up,
496 .host_init = exynos_pcie_host_init,
497 };
498
exynos_add_pcie_port(struct pcie_port * pp,struct platform_device * pdev)499 static int __init exynos_add_pcie_port(struct pcie_port *pp,
500 struct platform_device *pdev)
501 {
502 int ret;
503
504 pp->irq = platform_get_irq(pdev, 1);
505 if (!pp->irq) {
506 dev_err(&pdev->dev, "failed to get irq\n");
507 return -ENODEV;
508 }
509 ret = devm_request_irq(&pdev->dev, pp->irq, exynos_pcie_irq_handler,
510 IRQF_SHARED, "exynos-pcie", pp);
511 if (ret) {
512 dev_err(&pdev->dev, "failed to request irq\n");
513 return ret;
514 }
515
516 if (IS_ENABLED(CONFIG_PCI_MSI)) {
517 pp->msi_irq = platform_get_irq(pdev, 0);
518 if (!pp->msi_irq) {
519 dev_err(&pdev->dev, "failed to get msi irq\n");
520 return -ENODEV;
521 }
522
523 ret = devm_request_irq(&pdev->dev, pp->msi_irq,
524 exynos_pcie_msi_irq_handler,
525 IRQF_SHARED | IRQF_NO_THREAD,
526 "exynos-pcie", pp);
527 if (ret) {
528 dev_err(&pdev->dev, "failed to request msi irq\n");
529 return ret;
530 }
531 }
532
533 pp->root_bus_nr = -1;
534 pp->ops = &exynos_pcie_host_ops;
535
536 ret = dw_pcie_host_init(pp);
537 if (ret) {
538 dev_err(&pdev->dev, "failed to initialize host\n");
539 return ret;
540 }
541
542 return 0;
543 }
544
exynos_pcie_probe(struct platform_device * pdev)545 static int __init exynos_pcie_probe(struct platform_device *pdev)
546 {
547 struct exynos_pcie *exynos_pcie;
548 struct pcie_port *pp;
549 struct device_node *np = pdev->dev.of_node;
550 struct resource *elbi_base;
551 struct resource *phy_base;
552 struct resource *block_base;
553 int ret;
554
555 exynos_pcie = devm_kzalloc(&pdev->dev, sizeof(*exynos_pcie),
556 GFP_KERNEL);
557 if (!exynos_pcie)
558 return -ENOMEM;
559
560 pp = &exynos_pcie->pp;
561
562 pp->dev = &pdev->dev;
563
564 exynos_pcie->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0);
565
566 exynos_pcie->clk = devm_clk_get(&pdev->dev, "pcie");
567 if (IS_ERR(exynos_pcie->clk)) {
568 dev_err(&pdev->dev, "Failed to get pcie rc clock\n");
569 return PTR_ERR(exynos_pcie->clk);
570 }
571 ret = clk_prepare_enable(exynos_pcie->clk);
572 if (ret)
573 return ret;
574
575 exynos_pcie->bus_clk = devm_clk_get(&pdev->dev, "pcie_bus");
576 if (IS_ERR(exynos_pcie->bus_clk)) {
577 dev_err(&pdev->dev, "Failed to get pcie bus clock\n");
578 ret = PTR_ERR(exynos_pcie->bus_clk);
579 goto fail_clk;
580 }
581 ret = clk_prepare_enable(exynos_pcie->bus_clk);
582 if (ret)
583 goto fail_clk;
584
585 elbi_base = platform_get_resource(pdev, IORESOURCE_MEM, 0);
586 exynos_pcie->elbi_base = devm_ioremap_resource(&pdev->dev, elbi_base);
587 if (IS_ERR(exynos_pcie->elbi_base)) {
588 ret = PTR_ERR(exynos_pcie->elbi_base);
589 goto fail_bus_clk;
590 }
591
592 phy_base = platform_get_resource(pdev, IORESOURCE_MEM, 1);
593 exynos_pcie->phy_base = devm_ioremap_resource(&pdev->dev, phy_base);
594 if (IS_ERR(exynos_pcie->phy_base)) {
595 ret = PTR_ERR(exynos_pcie->phy_base);
596 goto fail_bus_clk;
597 }
598
599 block_base = platform_get_resource(pdev, IORESOURCE_MEM, 2);
600 exynos_pcie->block_base = devm_ioremap_resource(&pdev->dev, block_base);
601 if (IS_ERR(exynos_pcie->block_base)) {
602 ret = PTR_ERR(exynos_pcie->block_base);
603 goto fail_bus_clk;
604 }
605
606 ret = exynos_add_pcie_port(pp, pdev);
607 if (ret < 0)
608 goto fail_bus_clk;
609
610 platform_set_drvdata(pdev, exynos_pcie);
611 return 0;
612
613 fail_bus_clk:
614 clk_disable_unprepare(exynos_pcie->bus_clk);
615 fail_clk:
616 clk_disable_unprepare(exynos_pcie->clk);
617 return ret;
618 }
619
exynos_pcie_remove(struct platform_device * pdev)620 static int __exit exynos_pcie_remove(struct platform_device *pdev)
621 {
622 struct exynos_pcie *exynos_pcie = platform_get_drvdata(pdev);
623
624 clk_disable_unprepare(exynos_pcie->bus_clk);
625 clk_disable_unprepare(exynos_pcie->clk);
626
627 return 0;
628 }
629
630 static const struct of_device_id exynos_pcie_of_match[] = {
631 { .compatible = "samsung,exynos5440-pcie", },
632 {},
633 };
634 MODULE_DEVICE_TABLE(of, exynos_pcie_of_match);
635
636 static struct platform_driver exynos_pcie_driver = {
637 .remove = __exit_p(exynos_pcie_remove),
638 .driver = {
639 .name = "exynos-pcie",
640 .of_match_table = exynos_pcie_of_match,
641 },
642 };
643
644 /* Exynos PCIe driver does not allow module unload */
645
exynos_pcie_init(void)646 static int __init exynos_pcie_init(void)
647 {
648 return platform_driver_probe(&exynos_pcie_driver, exynos_pcie_probe);
649 }
650 subsys_initcall(exynos_pcie_init);
651
652 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
653 MODULE_DESCRIPTION("Samsung PCIe host controller driver");
654 MODULE_LICENSE("GPL v2");
655