115 	writel(rtdid_val, port->csr_base + RTDID);  in xgene_pcie_set_rtdid_reg()
191 	writel(val, csr_base + addr);  in xgene_pcie_set_ib_mask()
195 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
199 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
203 	writel(val, csr_base + addr + 0x08);  in xgene_pcie_set_ib_mask()
286 	writel(lower_32_bits(cpu_addr), base);  in xgene_pcie_setup_ob_reg()
287 	writel(upper_32_bits(cpu_addr), base + 0x04);  in xgene_pcie_setup_ob_reg()
288 	writel(lower_32_bits(mask), base + 0x08);  in xgene_pcie_setup_ob_reg()
289 	writel(upper_32_bits(mask), base + 0x0c);  in xgene_pcie_setup_ob_reg()
290 	writel(lower_32_bits(pci_addr), base + 0x10);  in xgene_pcie_setup_ob_reg()
291 	writel(upper_32_bits(pci_addr), base + 0x14);  in xgene_pcie_setup_ob_reg()
296 	writel(lower_32_bits(addr), csr_base + CFGBARL);  in xgene_pcie_setup_cfg_reg()
297 	writel(upper_32_bits(addr), csr_base + CFGBARH);  in xgene_pcie_setup_cfg_reg()
298 	writel(EN_REG, csr_base + CFGCTL);  in xgene_pcie_setup_cfg_reg()
349 	writel(lower_32_bits(pim), addr);  in xgene_pcie_setup_pims()
350 	writel(upper_32_bits(pim) | EN_COHERENCY, addr + 0x04);  in xgene_pcie_setup_pims()
351 	writel(lower_32_bits(size), addr + 0x10);  in xgene_pcie_setup_pims()
352 	writel(upper_32_bits(size), addr + 0x14);  in xgene_pcie_setup_pims()
408 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
409 		writel(upper_32_bits(cpu_addr), bar_addr + 0x4);  in xgene_pcie_setup_ib_reg()
414 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
415 		writel(lower_32_bits(mask), csr_base + IR2MSK);  in xgene_pcie_setup_ib_reg()
420 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
421 		writel(upper_32_bits(cpu_addr), bar_addr + 0x4);  in xgene_pcie_setup_ib_reg()
422 		writel(lower_32_bits(mask), csr_base + IR3MSKL);  in xgene_pcie_setup_ib_reg()
423 		writel(upper_32_bits(mask), csr_base + IR3MSKL + 0x4);  in xgene_pcie_setup_ib_reg()
479 		writel(0x0, port->csr_base + i);  in xgene_pcie_clear_config()
493 	writel(val, port->csr_base + BRIDGE_CFG_0);  in xgene_pcie_setup()