72 	void __iomem		*csr_base;  member
115 	writel(rtdid_val, port->csr_base + RTDID);  in xgene_pcie_set_rtdid_reg()
117 	readl(port->csr_base + RTDID);  in xgene_pcie_set_rtdid_reg()
182 static u64 xgene_pcie_set_ib_mask(void __iomem *csr_base, u32 addr,  in xgene_pcie_set_ib_mask()  argument
189 	val32 = readl(csr_base + addr);  in xgene_pcie_set_ib_mask()
191 	writel(val, csr_base + addr);  in xgene_pcie_set_ib_mask()
193 	val32 = readl(csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
195 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
197 	val32 = readl(csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
199 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
201 	val32 = readl(csr_base + addr + 0x08);  in xgene_pcie_set_ib_mask()
203 	writel(val, csr_base + addr + 0x08);  in xgene_pcie_set_ib_mask()
211 	void __iomem *csr_base = port->csr_base;  in xgene_pcie_linkup()  local
215 	val32 = readl(csr_base + PCIECORE_CTLANDSTATUS);  in xgene_pcie_linkup()
219 		val32 = readl(csr_base + BRIDGE_STATUS_0);  in xgene_pcie_linkup()
249 	port->csr_base = devm_ioremap_resource(port->dev, res);  in xgene_pcie_map_reg()
250 	if (IS_ERR(port->csr_base))  in xgene_pcie_map_reg()
251 		return PTR_ERR(port->csr_base);  in xgene_pcie_map_reg()
266 	void __iomem *base = port->csr_base + offset;  in xgene_pcie_setup_ob_reg()
294 static void xgene_pcie_setup_cfg_reg(void __iomem *csr_base, u64 addr)  in xgene_pcie_setup_cfg_reg()  argument
296 	writel(lower_32_bits(addr), csr_base + CFGBARL);  in xgene_pcie_setup_cfg_reg()
297 	writel(upper_32_bits(addr), csr_base + CFGBARH);  in xgene_pcie_setup_cfg_reg()
298 	writel(EN_REG, csr_base + CFGCTL);  in xgene_pcie_setup_cfg_reg()
342 	xgene_pcie_setup_cfg_reg(port->csr_base, port->cfg_addr);  in xgene_pcie_map_ranges()
382 	void __iomem *csr_base = port->csr_base;  in xgene_pcie_setup_ib_reg()  local
406 		xgene_pcie_set_ib_mask(csr_base, BRIDGE_CFG_4, flags, size);  in xgene_pcie_setup_ib_reg()
410 		pim_addr = csr_base + PIM1_1L;  in xgene_pcie_setup_ib_reg()
413 		bar_addr = csr_base + IBAR2;  in xgene_pcie_setup_ib_reg()
415 		writel(lower_32_bits(mask), csr_base + IR2MSK);  in xgene_pcie_setup_ib_reg()
416 		pim_addr = csr_base + PIM2_1L;  in xgene_pcie_setup_ib_reg()
419 		bar_addr = csr_base + IBAR3L;  in xgene_pcie_setup_ib_reg()
422 		writel(lower_32_bits(mask), csr_base + IR3MSKL);  in xgene_pcie_setup_ib_reg()
423 		writel(upper_32_bits(mask), csr_base + IR3MSKL + 0x4);  in xgene_pcie_setup_ib_reg()
424 		pim_addr = csr_base + PIM3_1L;  in xgene_pcie_setup_ib_reg()
479 		writel(0x0, port->csr_base + i);  in xgene_pcie_clear_config()
493 	writel(val, port->csr_base + BRIDGE_CFG_0);  in xgene_pcie_setup()