111 	writel(BIT(bit_pos),  in ks_dw_pcie_msi_irq_ack()
113 	writel(reg_offset + MSI_IRQ_OFFSET, ks_pcie->va_app_base + IRQ_EOI);  in ks_dw_pcie_msi_irq_ack()
122 	writel(BIT(bit_pos),  in ks_dw_pcie_msi_set_irq()
132 	writel(BIT(bit_pos),  in ks_dw_pcie_msi_clear_irq()
224 		writel(0x1, ks_pcie->va_app_base + IRQ_ENABLE_SET + (i << 4));  in ks_dw_pcie_enable_legacy_irqs()
243 	writel(offset, ks_pcie->va_app_base + IRQ_EOI);  in ks_dw_pcie_handle_legacy_irq()
291 	writel(DBI_CS2_EN_VAL | readl(reg_virt + CMD_STATUS),  in ks_dw_pcie_set_dbi_mode()
309 	writel(~DBI_CS2_EN_VAL & readl(reg_virt + CMD_STATUS),  in ks_dw_pcie_clear_dbi_mode()
325 	writel(0, pp->dbi_base + PCI_BASE_ADDRESS_0);  in ks_dw_pcie_setup_rc_app_regs()
326 	writel(0, pp->dbi_base + PCI_BASE_ADDRESS_1);  in ks_dw_pcie_setup_rc_app_regs()
330 	writel(CFG_PCIM_WIN_SZ_IDX & 0x7, ks_pcie->va_app_base + OB_SIZE);  in ks_dw_pcie_setup_rc_app_regs()
336 		writel(start | 1, ks_pcie->va_app_base + OB_OFFSET_INDEX(i));  in ks_dw_pcie_setup_rc_app_regs()
337 		writel(0, ks_pcie->va_app_base + OB_OFFSET_HI(i));  in ks_dw_pcie_setup_rc_app_regs()
342 	writel(OB_XLAT_EN_VAL | readl(ks_pcie->va_app_base + CMD_STATUS),  in ks_dw_pcie_setup_rc_app_regs()
383 	writel(regval, ks_pcie->va_app_base + CFG_SETUP);  in ks_pcie_cfg_setup()
424 	writel(1, pp->dbi_base + PCI_BASE_ADDRESS_0);  in ks_dw_pcie_v3_65_scan_bus()
425 	writel(SZ_4K - 1, pp->dbi_base + PCI_BASE_ADDRESS_0);  in ks_dw_pcie_v3_65_scan_bus()
433 	writel(ks_pcie->app.start, pp->dbi_base + PCI_BASE_ADDRESS_0);  in ks_dw_pcie_v3_65_scan_bus()
453 	writel(LTSSM_EN_VAL | val,  ks_pcie->va_app_base + CMD_STATUS);  in ks_dw_pcie_initiate_link_train()
457 	writel(LTSSM_EN_VAL | val,  ks_pcie->va_app_base + CMD_STATUS);  in ks_dw_pcie_initiate_link_train()