757 	u32 regval;  in dwceqos_mdio_read()  local
761 	regval = DWCEQOS_MDIO_PHYADDR(mii_id) |  in dwceqos_mdio_read()
766 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_read()
788 	u32 regval;  in dwceqos_mdio_write()  local
793 	regval = DWCEQOS_MDIO_PHYADDR(mii_id) |  in dwceqos_mdio_write()
798 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_write()
835 	u32 regval;  in dwceqos_link_down()  local
840 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_down()
841 	regval &= ~DWCEQOS_MAC_LPI_CTRL_STATUS_PLS;  in dwceqos_link_down()
842 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_down()
848 	u32 regval;  in dwceqos_link_up()  local
853 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_up()
854 	regval |= DWCEQOS_MAC_LPI_CTRL_STATUS_PLS;  in dwceqos_link_up()
855 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
865 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_link_up()
866 		regval &= ~DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_link_up()
867 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
875 	u32 regval;  in dwceqos_set_speed()  local
877 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_CFG);  in dwceqos_set_speed()
878 	regval &= ~(DWCEQOS_MAC_CFG_PS | DWCEQOS_MAC_CFG_FES |  in dwceqos_set_speed()
882 		regval |= DWCEQOS_MAC_CFG_DM;  in dwceqos_set_speed()
884 		regval |= DWCEQOS_MAC_CFG_PS;  in dwceqos_set_speed()
886 		regval |= DWCEQOS_MAC_CFG_PS |  in dwceqos_set_speed()
895 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG, regval);  in dwceqos_set_speed()
1179 	u32 regval;  in dwceqos_dma_enable_txirq()  local
1183 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_enable_txirq()
1184 	regval |= DWCEQOS_DMA_CH0_IE_TIE;  in dwceqos_dma_enable_txirq()
1185 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_txirq()
1191 	u32 regval;  in dwceqos_dma_disable_txirq()  local
1195 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_disable_txirq()
1196 	regval &= ~DWCEQOS_DMA_CH0_IE_TIE;  in dwceqos_dma_disable_txirq()
1197 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_txirq()
1203 	u32 regval;  in dwceqos_dma_enable_rxirq()  local
1207 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_enable_rxirq()
1208 	regval |= DWCEQOS_DMA_CH0_IE_RIE;  in dwceqos_dma_enable_rxirq()
1209 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_rxirq()
1215 	u32 regval;  in dwceqos_dma_disable_rxirq()  local
1219 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_IE);  in dwceqos_dma_disable_rxirq()
1220 	regval &= ~DWCEQOS_DMA_CH0_IE_RIE;  in dwceqos_dma_disable_rxirq()
1221 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_rxirq()
1411 	u32 regval;  in dwceqos_set_rx_flowcontrol()  local
1416 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_RX_FLOW_CTRL);  in dwceqos_set_rx_flowcontrol()
1418 		regval |= DWCEQOS_MAC_RX_FLOW_CTRL_RFE;  in dwceqos_set_rx_flowcontrol()
1420 		regval &= ~DWCEQOS_MAC_RX_FLOW_CTRL_RFE;  in dwceqos_set_rx_flowcontrol()
1421 	dwceqos_write(lp, REG_DWCEQOS_MAC_RX_FLOW_CTRL, regval);  in dwceqos_set_rx_flowcontrol()
1428 	u32 regval;  in dwceqos_set_tx_flowcontrol()  local
1434 	regval = dwceqos_read(lp, REG_DWCEQOS_MTL_RXQ0_OPER);  in dwceqos_set_tx_flowcontrol()
1436 		regval |= DWCEQOS_MTL_RXQ_EHFC;  in dwceqos_set_tx_flowcontrol()
1438 		regval &= ~DWCEQOS_MTL_RXQ_EHFC;  in dwceqos_set_tx_flowcontrol()
1440 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_set_tx_flowcontrol()
1443 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW);  in dwceqos_set_tx_flowcontrol()
1445 		regval |= DWCEQOS_MAC_Q0_TX_FLOW_TFE;  in dwceqos_set_tx_flowcontrol()
1447 		regval &= ~DWCEQOS_MAC_Q0_TX_FLOW_TFE;  in dwceqos_set_tx_flowcontrol()
1448 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_set_tx_flowcontrol()
1455 	u32 regval;  in dwceqos_configure_flow_control()  local
1461 	regval = dwceqos_read(lp, REG_DWCEQOS_MTL_RXQ0_OPER);  in dwceqos_configure_flow_control()
1466 	RQS = ((regval >> 20) & 0x3FF) + 1;  in dwceqos_configure_flow_control()
1475 	regval = (regval & 0xFFF000FF) | (RFD << 14) | (RFA << 8);  in dwceqos_configure_flow_control()
1478 		dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_configure_flow_control()
1484 	regval = DWCEQOS_MAC_Q0_TX_FLOW_PT(256) |  in dwceqos_configure_flow_control()
1487 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_configure_flow_control()
1546 	u32 regval;  in dwceqos_init_hw()  local
1557 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_TXDESC_TAIL);  in dwceqos_init_hw()
1558 	buswidth = (regval ^ 0xF) + 1;  in dwceqos_init_hw()
1580 		regval = DWCEQOS_DMA_CH_CTRL_PBL(lp->bus_cfg.tx_pbl);  in dwceqos_init_hw()
1582 		regval = DWCEQOS_DMA_CH_CTRL_PBL(2);  in dwceqos_init_hw()
1586 		regval |= DWCEQOS_DMA_CH_TX_TSE;  in dwceqos_init_hw()
1588 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL, regval);  in dwceqos_init_hw()
1591 		regval = DWCEQOS_DMA_CH_CTRL_PBL(lp->bus_cfg.rx_pbl);  in dwceqos_init_hw()
1593 		regval = DWCEQOS_DMA_CH_CTRL_PBL(2);  in dwceqos_init_hw()
1595 	regval |= DWCEQOS_DMA_CH_RX_CTRL_BUFSIZE(DWCEQOS_DWCEQOS_RX_BUF_SIZE);  in dwceqos_init_hw()
1596 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1598 	regval |= DWCEQOS_DMA_CH_CTRL_START;  in dwceqos_init_hw()
1599 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1602 	regval = DWCEQOS_MTL_SCHALG_STRICT;  in dwceqos_init_hw()
1603 	dwceqos_write(lp, REG_DWCEQOS_MTL_OPER, regval);  in dwceqos_init_hw()
1605 	regval = DWCEQOS_MTL_TXQ_SIZE(  in dwceqos_init_hw()
1609 	dwceqos_write(lp, REG_DWCEQOS_MTL_TXQ0_OPER, regval);  in dwceqos_init_hw()
1611 	regval = DWCEQOS_MTL_RXQ_SIZE(  in dwceqos_init_hw()
1614 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_init_hw()
1650 	regval = dwceqos_read(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL);  in dwceqos_init_hw()
1652 		      regval | DWCEQOS_DMA_CH_CTRL_START);  in dwceqos_init_hw()
1655 	regval = dwceqos_read(lp, REG_DWCEQOS_MAC_CFG);  in dwceqos_init_hw()
1657 		      regval | DWCEQOS_MAC_CFG_TE | DWCEQOS_MAC_CFG_RE);  in dwceqos_init_hw()
2265 	u32 regval = 0;  in dwceqos_set_rx_mode()  local
2274 		regval = DWCEQOS_MAC_PKT_FILT_PR;  in dwceqos_set_rx_mode()
2277 		regval = DWCEQOS_MAC_PKT_FILT_PM;  in dwceqos_set_rx_mode()
2281 		regval = DWCEQOS_MAC_PKT_FILT_HMC;  in dwceqos_set_rx_mode()
2298 		regval |= DWCEQOS_MAC_PKT_FILT_PR;  in dwceqos_set_rx_mode()
2307 	dwceqos_write(lp, REG_DWCEQOS_MAC_PKT_FILT, regval);  in dwceqos_set_rx_mode()
2702 		u32 regval;  in dwceqos_get_eee()  local
2704 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_get_eee()
2707 			    dwceqos_get_rx_lpi_state(regval),  in dwceqos_get_eee()
2708 			    dwceqos_get_tx_lpi_state(regval));  in dwceqos_get_eee()
2717 	u32 regval;  in dwceqos_set_eee()  local
2739 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_set_eee()
2740 		regval |= DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_set_eee()
2742 			regval |= DWCEQOS_MAC_LPI_CTRL_STATUS_LPITCSE;  in dwceqos_set_eee()
2743 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()
2747 		regval = dwceqos_read(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS);  in dwceqos_set_eee()
2748 		regval &= ~DWCEQOS_LPI_CTRL_ENABLE_EEE;  in dwceqos_set_eee()
2749 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()