671 #define dwceqos_write(lp, reg, val)					\  macro
766 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_read()
791 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_DATA, value);  in dwceqos_mdio_write()
798 	dwceqos_write(lp, REG_DWCEQOS_MAC_MDIO_ADDR, regval);  in dwceqos_mdio_write()
842 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_down()
855 	dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
867 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_link_up()
895 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG, regval);  in dwceqos_set_speed()
1185 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_txirq()
1197 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_txirq()
1209 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_enable_rxirq()
1221 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE, regval);  in dwceqos_dma_disable_rxirq()
1227 	dwceqos_write(lp, REG_DWCEQOS_MMC_RXIRQMASK, 0);  in dwceqos_enable_mmc_interrupt()
1228 	dwceqos_write(lp, REG_DWCEQOS_MMC_TXIRQMASK, 0);  in dwceqos_enable_mmc_interrupt()
1290 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG, reg);  in dwceqos_reset_hw()
1292 	dwceqos_write(lp, REG_DWCEQOS_DMA_MODE, DWCEQOS_DMA_MODE_SWR);  in dwceqos_reset_hw()
1391 		dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_STA, dma_status);  in dwceqos_interrupt()
1398 		dwceqos_write(lp, REG_DWCEQOS_MTL_Q0_ISCTRL, val);  in dwceqos_interrupt()
1421 	dwceqos_write(lp, REG_DWCEQOS_MAC_RX_FLOW_CTRL, regval);  in dwceqos_set_rx_flowcontrol()
1440 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_set_tx_flowcontrol()
1448 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_set_tx_flowcontrol()
1478 		dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_configure_flow_control()
1487 	dwceqos_write(lp, REG_DWCEQOS_MAC_Q0_TX_FLOW, regval);  in dwceqos_configure_flow_control()
1498 	dwceqos_write(lp,  in dwceqos_configure_clock()
1541 	dwceqos_write(lp, REG_DWCEQOS_DMA_SYSBUS_MODE, sysbus_reg);  in dwceqos_configure_bus()
1556 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TXDESC_TAIL, 0xF);  in dwceqos_init_hw()
1562 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_CTRL,  in dwceqos_init_hw()
1567 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TXDESC_LEN, DWCEQOS_TX_DCNT - 1);  in dwceqos_init_hw()
1568 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RXDESC_LEN, DWCEQOS_RX_DCNT - 1);  in dwceqos_init_hw()
1569 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TXDESC_LIST,  in dwceqos_init_hw()
1571 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RXDESC_LIST,  in dwceqos_init_hw()
1574 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TXDESC_TAIL,  in dwceqos_init_hw()
1576 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RXDESC_TAIL,  in dwceqos_init_hw()
1588 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL, regval);  in dwceqos_init_hw()
1596 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1599 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RX_CTRL, regval);  in dwceqos_init_hw()
1603 	dwceqos_write(lp, REG_DWCEQOS_MTL_OPER, regval);  in dwceqos_init_hw()
1609 	dwceqos_write(lp, REG_DWCEQOS_MTL_TXQ0_OPER, regval);  in dwceqos_init_hw()
1614 	dwceqos_write(lp, REG_DWCEQOS_MTL_RXQ0_OPER, regval);  in dwceqos_init_hw()
1628 	dwceqos_write(lp, REG_DWCEQOS_MMC_RXIRQMASK, ~0u);  in dwceqos_init_hw()
1629 	dwceqos_write(lp, REG_DWCEQOS_MMC_TXIRQMASK, ~0u);  in dwceqos_init_hw()
1633 	dwceqos_write(lp, REG_DWCEQOS_MMC_CTRL, DWCEQOS_MMC_CTRL_CNTRST |  in dwceqos_init_hw()
1638 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_IE,  in dwceqos_init_hw()
1644 	dwceqos_write(lp, REG_DWCEQOS_MAC_IE, 0);  in dwceqos_init_hw()
1646 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG, DWCEQOS_MAC_CFG_IPC |  in dwceqos_init_hw()
1651 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TX_CTRL,  in dwceqos_init_hw()
1656 	dwceqos_write(lp, REG_DWCEQOS_MAC_CFG,  in dwceqos_init_hw()
1807 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_STA, DWCEQOS_DMA_CH0_IS_RI);  in dwceqos_rx()
1809 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_RXDESC_TAIL,  in dwceqos_rx()
1969 	dwceqos_write(lp, REG_DWCEQOS_DMA_CH0_TXDESC_TAIL,  in dwceqos_tx_poll_demand()
2249 	dwceqos_write(lp, DWCEQOS_ADDR_HIGH(reg_n),  in dwceqos_set_umac_addr()
2252 	dwceqos_write(lp, DWCEQOS_ADDR_LOW(reg_n), data);  in dwceqos_set_umac_addr()
2259 		dwceqos_write(lp, DWCEQOS_ADDR_HIGH(reg_n), 0);  in dwceqos_disable_umac_addr()
2278 		dwceqos_write(lp, REG_DWCEQOS_HASTABLE_LO, 0xffffffff);  in dwceqos_set_rx_mode()
2279 		dwceqos_write(lp, REG_DWCEQOS_HASTABLE_HI, 0xffffffff);  in dwceqos_set_rx_mode()
2294 		dwceqos_write(lp, REG_DWCEQOS_HASTABLE_LO, mc_filter[0]);  in dwceqos_set_rx_mode()
2295 		dwceqos_write(lp, REG_DWCEQOS_HASTABLE_HI, mc_filter[1]);  in dwceqos_set_rx_mode()
2307 	dwceqos_write(lp, REG_DWCEQOS_MAC_PKT_FILT, regval);  in dwceqos_set_rx_mode()
2735 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_ENTRY_TIMER,  in dwceqos_set_eee()
2743 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()
2749 		dwceqos_write(lp, REG_DWCEQOS_MAC_LPI_CTRL_STATUS, regval);  in dwceqos_set_eee()