Lines Matching refs:u32
157 u32 txq_start_addr; /* 0x0000 */
158 u32 txq_end_addr; /* 0x0004 */
159 u32 rxq_start_addr; /* 0x0008 */
160 u32 rxq_end_addr; /* 0x000C */
161 u32 pm_csr; /* 0x0010 */
162 u32 unused; /* 0x0014 */
163 u32 int_status; /* 0x0018 */
164 u32 int_mask; /* 0x001C */
165 u32 int_alias_clr_en; /* 0x0020 */
166 u32 int_status_alias; /* 0x0024 */
167 u32 sw_reset; /* 0x0028 */
168 u32 slv_timer; /* 0x002C */
169 u32 msi_config; /* 0x0030 */
170 u32 loopback; /* 0x0034 */
171 u32 watchdog_timer; /* 0x0038 */
241 u32 csr; /* 0x1000 */
242 u32 pr_base_hi; /* 0x1004 */
243 u32 pr_base_lo; /* 0x1008 */
244 u32 pr_num_des; /* 0x100C */
245 u32 txq_wr_addr; /* 0x1010 */
246 u32 txq_wr_addr_ext; /* 0x1014 */
247 u32 txq_rd_addr; /* 0x1018 */
248 u32 dma_wb_base_hi; /* 0x101C */
249 u32 dma_wb_base_lo; /* 0x1020 */
250 u32 service_request; /* 0x1024 */
251 u32 service_complete; /* 0x1028 */
252 u32 cache_rd_index; /* 0x102C */
253 u32 cache_wr_index; /* 0x1030 */
254 u32 tx_dma_error; /* 0x1034 */
255 u32 desc_abort_cnt; /* 0x1038 */
256 u32 payload_abort_cnt; /* 0x103c */
257 u32 writeback_abort_cnt; /* 0x1040 */
258 u32 desc_timeout_cnt; /* 0x1044 */
259 u32 payload_timeout_cnt; /* 0x1048 */
260 u32 writeback_timeout_cnt; /* 0x104c */
261 u32 desc_error_cnt; /* 0x1050 */
262 u32 payload_error_cnt; /* 0x1054 */
263 u32 writeback_error_cnt; /* 0x1058 */
264 u32 dropped_tlp_cnt; /* 0x105c */
265 u32 new_service_complete; /* 0x1060 */
266 u32 ethernet_packet_cnt; /* 0x1064 */
463 u32 csr; /* 0x2000 */
464 u32 dma_wb_base_lo; /* 0x2004 */
465 u32 dma_wb_base_hi; /* 0x2008 */
466 u32 num_pkt_done; /* 0x200C */
467 u32 max_pkt_time; /* 0x2010 */
468 u32 rxq_rd_addr; /* 0x2014 */
469 u32 rxq_rd_addr_ext; /* 0x2018 */
470 u32 rxq_wr_addr; /* 0x201C */
471 u32 psr_base_lo; /* 0x2020 */
472 u32 psr_base_hi; /* 0x2024 */
473 u32 psr_num_des; /* 0x2028 */
474 u32 psr_avail_offset; /* 0x202C */
475 u32 psr_full_offset; /* 0x2030 */
476 u32 psr_access_index; /* 0x2034 */
477 u32 psr_min_des; /* 0x2038 */
478 u32 fbr0_base_lo; /* 0x203C */
479 u32 fbr0_base_hi; /* 0x2040 */
480 u32 fbr0_num_des; /* 0x2044 */
481 u32 fbr0_avail_offset; /* 0x2048 */
482 u32 fbr0_full_offset; /* 0x204C */
483 u32 fbr0_rd_index; /* 0x2050 */
484 u32 fbr0_min_des; /* 0x2054 */
485 u32 fbr1_base_lo; /* 0x2058 */
486 u32 fbr1_base_hi; /* 0x205C */
487 u32 fbr1_num_des; /* 0x2060 */
488 u32 fbr1_avail_offset; /* 0x2064 */
489 u32 fbr1_full_offset; /* 0x2068 */
490 u32 fbr1_rd_index; /* 0x206C */
491 u32 fbr1_min_des; /* 0x2070 */
591 u32 ctl; /* 0x3000 */
592 u32 shadow_ptr; /* 0x3004 */
593 u32 err_cnt; /* 0x3008 */
594 u32 max_fill; /* 0x300C */
595 u32 cf_param; /* 0x3010 */
596 u32 tx_test; /* 0x3014 */
597 u32 err; /* 0x3018 */
598 u32 err_int; /* 0x301C */
599 u32 bp_ctrl; /* 0x3020 */
793 u32 ctrl; /* 0x4000 */
794 u32 crc0; /* 0x4004 */
795 u32 crc12; /* 0x4008 */
796 u32 crc34; /* 0x400C */
797 u32 sa_lo; /* 0x4010 */
798 u32 sa_hi; /* 0x4014 */
799 u32 mask0_word0; /* 0x4018 */
800 u32 mask0_word1; /* 0x401C */
801 u32 mask0_word2; /* 0x4020 */
802 u32 mask0_word3; /* 0x4024 */
803 u32 mask1_word0; /* 0x4028 */
804 u32 mask1_word1; /* 0x402C */
805 u32 mask1_word2; /* 0x4030 */
806 u32 mask1_word3; /* 0x4034 */
807 u32 mask2_word0; /* 0x4038 */
808 u32 mask2_word1; /* 0x403C */
809 u32 mask2_word2; /* 0x4040 */
810 u32 mask2_word3; /* 0x4044 */
811 u32 mask3_word0; /* 0x4048 */
812 u32 mask3_word1; /* 0x404C */
813 u32 mask3_word2; /* 0x4050 */
814 u32 mask3_word3; /* 0x4054 */
815 u32 mask4_word0; /* 0x4058 */
816 u32 mask4_word1; /* 0x405C */
817 u32 mask4_word2; /* 0x4060 */
818 u32 mask4_word3; /* 0x4064 */
819 u32 uni_pf_addr1; /* 0x4068 */
820 u32 uni_pf_addr2; /* 0x406C */
821 u32 uni_pf_addr3; /* 0x4070 */
822 u32 multi_hash1; /* 0x4074 */
823 u32 multi_hash2; /* 0x4078 */
824 u32 multi_hash3; /* 0x407C */
825 u32 multi_hash4; /* 0x4080 */
826 u32 pf_ctrl; /* 0x4084 */
827 u32 mcif_ctrl_max_seg; /* 0x4088 */
828 u32 mcif_water_mark; /* 0x408C */
829 u32 rxq_diag; /* 0x4090 */
830 u32 space_avail; /* 0x4094 */
832 u32 mif_ctrl; /* 0x4098 */
833 u32 err_reg; /* 0x409C */
1048 u32 cfg1; /* 0x5000 */
1049 u32 cfg2; /* 0x5004 */
1050 u32 ipg; /* 0x5008 */
1051 u32 hfdp; /* 0x500C */
1052 u32 max_fm_len; /* 0x5010 */
1053 u32 rsv1; /* 0x5014 */
1054 u32 rsv2; /* 0x5018 */
1055 u32 mac_test; /* 0x501C */
1056 u32 mii_mgmt_cfg; /* 0x5020 */
1057 u32 mii_mgmt_cmd; /* 0x5024 */
1058 u32 mii_mgmt_addr; /* 0x5028 */
1059 u32 mii_mgmt_ctrl; /* 0x502C */
1060 u32 mii_mgmt_stat; /* 0x5030 */
1061 u32 mii_mgmt_indicator; /* 0x5034 */
1062 u32 if_ctrl; /* 0x5038 */
1063 u32 if_stat; /* 0x503C */
1064 u32 station_addr_1; /* 0x5040 */
1065 u32 station_addr_2; /* 0x5044 */
1130 u32 pad[32]; /* 0x6000 - 607C */
1133 u32 txrx_0_64_byte_frames; /* 0x6080 */
1134 u32 txrx_65_127_byte_frames; /* 0x6084 */
1135 u32 txrx_128_255_byte_frames; /* 0x6088 */
1136 u32 txrx_256_511_byte_frames; /* 0x608C */
1137 u32 txrx_512_1023_byte_frames; /* 0x6090 */
1138 u32 txrx_1024_1518_byte_frames; /* 0x6094 */
1139 u32 txrx_1519_1522_gvln_frames; /* 0x6098 */
1140 u32 rx_bytes; /* 0x609C */
1141 u32 rx_packets; /* 0x60A0 */
1142 u32 rx_fcs_errs; /* 0x60A4 */
1143 u32 rx_multicast_packets; /* 0x60A8 */
1144 u32 rx_broadcast_packets; /* 0x60AC */
1145 u32 rx_control_frames; /* 0x60B0 */
1146 u32 rx_pause_frames; /* 0x60B4 */
1147 u32 rx_unknown_opcodes; /* 0x60B8 */
1148 u32 rx_align_errs; /* 0x60BC */
1149 u32 rx_frame_len_errs; /* 0x60C0 */
1150 u32 rx_code_errs; /* 0x60C4 */
1151 u32 rx_carrier_sense_errs; /* 0x60C8 */
1152 u32 rx_undersize_packets; /* 0x60CC */
1153 u32 rx_oversize_packets; /* 0x60D0 */
1154 u32 rx_fragment_packets; /* 0x60D4 */
1155 u32 rx_jabbers; /* 0x60D8 */
1156 u32 rx_drops; /* 0x60DC */
1157 u32 tx_bytes; /* 0x60E0 */
1158 u32 tx_packets; /* 0x60E4 */
1159 u32 tx_multicast_packets; /* 0x60E8 */
1160 u32 tx_broadcast_packets; /* 0x60EC */
1161 u32 tx_pause_frames; /* 0x60F0 */
1162 u32 tx_deferred; /* 0x60F4 */
1163 u32 tx_excessive_deferred; /* 0x60F8 */
1164 u32 tx_single_collisions; /* 0x60FC */
1165 u32 tx_multiple_collisions; /* 0x6100 */
1166 u32 tx_late_collisions; /* 0x6104 */
1167 u32 tx_excessive_collisions; /* 0x6108 */
1168 u32 tx_total_collisions; /* 0x610C */
1169 u32 tx_pause_honored_frames; /* 0x6110 */
1170 u32 tx_drops; /* 0x6114 */
1171 u32 tx_jabbers; /* 0x6118 */
1172 u32 tx_fcs_errs; /* 0x611C */
1173 u32 tx_control_frames; /* 0x6120 */
1174 u32 tx_oversize_frames; /* 0x6124 */
1175 u32 tx_undersize_frames; /* 0x6128 */
1176 u32 tx_fragments; /* 0x612C */
1177 u32 carry_reg1; /* 0x6130 */
1178 u32 carry_reg2; /* 0x6134 */
1179 u32 carry_reg1_mask; /* 0x6138 */
1180 u32 carry_reg2_mask; /* 0x613C */
1212 u32 mmc_ctrl; /* 0x7000 */
1213 u32 sram_access; /* 0x7004 */
1214 u32 sram_word1; /* 0x7008 */
1215 u32 sram_word2; /* 0x700C */
1216 u32 sram_word3; /* 0x7010 */
1217 u32 sram_word4; /* 0x7014 */