Lines Matching refs:u32
38 u32 offset;
39 u32 mask;
40 u32 shift;
41 u32 value;
47 u32 cac_window;
48 u32 l2_lta_window_size_default;
53 u32 fixed_kt;
54 u32 lkge_lut_v0_percent;
61 u32 cac_leakage;
63 u32 wintime;
64 u32 l2_lta_window_size;
73 u32 tau[SMC_SISLANDS_DTE_MAX_FILTER_STAGES];
74 u32 r[SMC_SISLANDS_DTE_MAX_FILTER_STAGES];
75 u32 k;
76 u32 t0;
77 u32 max_t;
83 u32 tdep_tau[SMC_SISLANDS_DTE_MAX_TEMPERATURE_DEPENDENT_ARRAY_SIZE];
84 u32 tdep_r[SMC_SISLANDS_DTE_MAX_TEMPERATURE_DEPENDENT_ARRAY_SIZE];
85 u32 t_threshold;
90 u32 cg_spll_func_cntl;
91 u32 cg_spll_func_cntl_2;
92 u32 cg_spll_func_cntl_3;
93 u32 cg_spll_func_cntl_4;
94 u32 cg_spll_spread_spectrum;
95 u32 cg_spll_spread_spectrum_2;
96 u32 dll_cntl;
97 u32 mclk_pwrmgt_cntl;
98 u32 mpll_ad_func_cntl;
99 u32 mpll_dq_func_cntl;
100 u32 mpll_func_cntl;
101 u32 mpll_func_cntl_1;
102 u32 mpll_func_cntl_2;
103 u32 mpll_ss1;
104 u32 mpll_ss2;
108 u32 mclk_max;
109 u32 mc_data[SMC_SISLANDS_MC_REGISTER_ARRAY_SIZE];
144 u32 cg_ulv_control;
145 u32 cg_ulv_parameter;
146 u32 volt_change_delay;
161 u32 max_cu;
166 u32 sys_pcie_mask;
176 u32 sram_end;
177 u32 state_table_start;
178 u32 soft_regs_start;
179 u32 mc_reg_table_start;
180 u32 arb_table_start;
181 u32 cac_table_start;
182 u32 dte_table_start;
183 u32 spll_table_start;
184 u32 papm_cfg_table_start;
185 u32 fan_table_start;
203 u32 t_min;
204 u32 fan_ctrl_default_mode;