5257 	u32 reset_mask = 0;  in cik_gpu_check_soft_reset()  local
5268 		reset_mask |= RADEON_RESET_GFX;  in cik_gpu_check_soft_reset()
5271 		reset_mask |= RADEON_RESET_CP;  in cik_gpu_check_soft_reset()
5276 		reset_mask |= RADEON_RESET_RLC;  in cik_gpu_check_soft_reset()
5281 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
5286 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
5291 		reset_mask |= RADEON_RESET_DMA;  in cik_gpu_check_soft_reset()
5294 		reset_mask |= RADEON_RESET_DMA1;  in cik_gpu_check_soft_reset()
5300 		reset_mask |= RADEON_RESET_IH;  in cik_gpu_check_soft_reset()
5303 		reset_mask |= RADEON_RESET_SEM;  in cik_gpu_check_soft_reset()
5306 		reset_mask |= RADEON_RESET_GRBM;  in cik_gpu_check_soft_reset()
5309 		reset_mask |= RADEON_RESET_VMC;  in cik_gpu_check_soft_reset()
5313 		reset_mask |= RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
5316 		reset_mask |= RADEON_RESET_DISPLAY;  in cik_gpu_check_soft_reset()
5319 	if (reset_mask & RADEON_RESET_MC) {  in cik_gpu_check_soft_reset()
5320 		DRM_DEBUG("MC busy: 0x%08X, clearing.\n", reset_mask);  in cik_gpu_check_soft_reset()
5321 		reset_mask &= ~RADEON_RESET_MC;  in cik_gpu_check_soft_reset()
5324 	return reset_mask;  in cik_gpu_check_soft_reset()
5335 static void cik_gpu_soft_reset(struct radeon_device *rdev, u32 reset_mask)  in cik_gpu_soft_reset()  argument
5341 	if (reset_mask == 0)  in cik_gpu_soft_reset()
5344 	dev_info(rdev->dev, "GPU softreset: 0x%08X\n", reset_mask);  in cik_gpu_soft_reset()
5365 	if (reset_mask & RADEON_RESET_DMA) {  in cik_gpu_soft_reset()
5371 	if (reset_mask & RADEON_RESET_DMA1) {  in cik_gpu_soft_reset()
5383 	if (reset_mask & (RADEON_RESET_GFX | RADEON_RESET_COMPUTE | RADEON_RESET_CP))  in cik_gpu_soft_reset()
5386 	if (reset_mask & RADEON_RESET_CP) {  in cik_gpu_soft_reset()
5392 	if (reset_mask & RADEON_RESET_DMA)  in cik_gpu_soft_reset()
5395 	if (reset_mask & RADEON_RESET_DMA1)  in cik_gpu_soft_reset()
5398 	if (reset_mask & RADEON_RESET_DISPLAY)  in cik_gpu_soft_reset()
5401 	if (reset_mask & RADEON_RESET_RLC)  in cik_gpu_soft_reset()
5404 	if (reset_mask & RADEON_RESET_SEM)  in cik_gpu_soft_reset()
5407 	if (reset_mask & RADEON_RESET_IH)  in cik_gpu_soft_reset()
5410 	if (reset_mask & RADEON_RESET_GRBM)  in cik_gpu_soft_reset()
5413 	if (reset_mask & RADEON_RESET_VMC)  in cik_gpu_soft_reset()
5417 		if (reset_mask & RADEON_RESET_MC)  in cik_gpu_soft_reset()
5623 	u32 reset_mask;  in cik_asic_reset()  local
5625 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5627 	if (reset_mask)  in cik_asic_reset()
5631 	cik_gpu_soft_reset(rdev, reset_mask);  in cik_asic_reset()
5633 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5636 	if (reset_mask && radeon_hard_reset)  in cik_asic_reset()
5639 	reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_asic_reset()
5641 	if (!reset_mask)  in cik_asic_reset()
5658 	u32 reset_mask = cik_gpu_check_soft_reset(rdev);  in cik_gfx_is_lockup()  local
5660 	if (!(reset_mask & (RADEON_RESET_GFX |  in cik_gfx_is_lockup()