Lines Matching refs:u32
43 u32 num_entries;
48 u32 sclk_frequency;
54 u32 num_max_dpm_entries;
71 u32 offset;
72 u32 mask;
73 u32 shift;
74 u32 value;
79 u32 block_id;
80 u32 signal_id;
81 u32 t;
85 u32 cntl;
86 u32 block_mask;
87 u32 block_shift;
88 u32 signal_mask;
89 u32 signal_shift;
90 u32 t_mask;
91 u32 t_shift;
92 u32 enable_mask;
93 u32 enable_shift;
97 u32 sclk;
109 u32 num_levels;
118 u32 bootup_uma_clk;
119 u32 bootup_sclk;
120 u32 dentist_vco_freq;
121 u32 nb_dpm_enable;
122 u32 nbp_memory_clock[KV_NUM_NBPSTATES];
123 u32 nbp_n_clock[KV_NUM_NBPSTATES];
129 u32 uma_channel_number;
133 u32 at[SUMO_MAX_HARDWARE_POWERLEVELS];
134 u32 voltage_drop_t;
141 u32 lowest_valid;
142 u32 highest_valid;
147 u32 sram_end;
148 u32 dpm_table_start;
149 u32 soft_regs_start;
178 u32 low_sclk_interrupt_t;
217 int amdgpu_kv_notify_message_to_smu(struct amdgpu_device *adev, u32 id);
218 int amdgpu_kv_dpm_get_enable_mask(struct amdgpu_device *adev, u32 *enable_mask);
220 PPSMC_Msg msg, u32 parameter);
221 int amdgpu_kv_read_smc_sram_dword(struct amdgpu_device *adev, u32 smc_address,
222 u32 *value, u32 limit);
226 u32 smc_start_address,
227 const u8 *src, u32 byte_count, u32 limit);