Lines Matching refs:S5P_VA_CMU
17 #define EXYNOS4_CLKDIV_LEFTBUS (S5P_VA_CMU + 0x04500)
18 #define EXYNOS4_CLKDIV_STAT_LEFTBUS (S5P_VA_CMU + 0x04600)
20 #define EXYNOS4_CLKDIV_RIGHTBUS (S5P_VA_CMU + 0x08500)
21 #define EXYNOS4_CLKDIV_STAT_RIGHTBUS (S5P_VA_CMU + 0x08600)
23 #define EXYNOS4_CLKDIV_TOP (S5P_VA_CMU + 0x0C510)
24 #define EXYNOS4_CLKDIV_CAM (S5P_VA_CMU + 0x0C520)
25 #define EXYNOS4_CLKDIV_MFC (S5P_VA_CMU + 0x0C528)
27 #define EXYNOS4_CLKDIV_STAT_TOP (S5P_VA_CMU + 0x0C610)
28 #define EXYNOS4_CLKDIV_STAT_MFC (S5P_VA_CMU + 0x0C628)
30 #define EXYNOS4210_CLKGATE_IP_IMAGE (S5P_VA_CMU + 0x0C930)
31 #define EXYNOS4212_CLKGATE_IP_IMAGE (S5P_VA_CMU + 0x04930)
33 #define EXYNOS4_CLKDIV_DMC0 (S5P_VA_CMU + 0x10500)
34 #define EXYNOS4_CLKDIV_DMC1 (S5P_VA_CMU + 0x10504)
35 #define EXYNOS4_CLKDIV_STAT_DMC0 (S5P_VA_CMU + 0x10600)
36 #define EXYNOS4_CLKDIV_STAT_DMC1 (S5P_VA_CMU + 0x10604)
38 #define EXYNOS4_DMC_PAUSE_CTRL (S5P_VA_CMU + 0x11094)
103 #define EXYNOS4_CLKDIV_CAM1 (S5P_VA_CMU + 0x0C568)
105 #define EXYNOS4_CLKDIV_STAT_CAM1 (S5P_VA_CMU + 0x0C668)