Lines Matching refs:u32
38 u32 mbar; /* MMAP_CTRL + 0x00 */
40 u32 cs0_start; /* MMAP_CTRL + 0x04 */
41 u32 cs0_stop; /* MMAP_CTRL + 0x08 */
42 u32 cs1_start; /* MMAP_CTRL + 0x0c */
43 u32 cs1_stop; /* MMAP_CTRL + 0x10 */
44 u32 cs2_start; /* MMAP_CTRL + 0x14 */
45 u32 cs2_stop; /* MMAP_CTRL + 0x18 */
46 u32 cs3_start; /* MMAP_CTRL + 0x1c */
47 u32 cs3_stop; /* MMAP_CTRL + 0x20 */
48 u32 cs4_start; /* MMAP_CTRL + 0x24 */
49 u32 cs4_stop; /* MMAP_CTRL + 0x28 */
50 u32 cs5_start; /* MMAP_CTRL + 0x2c */
51 u32 cs5_stop; /* MMAP_CTRL + 0x30 */
53 u32 sdram0; /* MMAP_CTRL + 0x34 */
54 u32 sdram1; /* MMAP_CTRL + 0X38 */
56 u32 reserved[4]; /* MMAP_CTRL + 0x3c .. 0x48 */
58 u32 boot_start; /* MMAP_CTRL + 0x4c */
59 u32 boot_stop; /* MMAP_CTRL + 0x50 */
61 u32 ipbi_ws_ctrl; /* MMAP_CTRL + 0x54 */
63 u32 cs6_start; /* MMAP_CTRL + 0x58 */
64 u32 cs6_stop; /* MMAP_CTRL + 0x5c */
65 u32 cs7_start; /* MMAP_CTRL + 0x60 */
66 u32 cs7_stop; /* MMAP_CTRL + 0x64 */
71 u32 mode; /* SDRAM + 0x00 */
72 u32 ctrl; /* SDRAM + 0x04 */
73 u32 config1; /* SDRAM + 0x08 */
74 u32 config2; /* SDRAM + 0x0c */
79 u32 taskBar; /* SDMA + 0x00 */
80 u32 currentPointer; /* SDMA + 0x04 */
81 u32 endPointer; /* SDMA + 0x08 */
82 u32 variablePointer; /* SDMA + 0x0c */
88 u32 IntPend; /* SDMA + 0x14 */
89 u32 IntMask; /* SDMA + 0x18 */
95 u32 cReqSelect; /* SDMA + 0x5c */
96 u32 task_size0; /* SDMA + 0x60 */
97 u32 task_size1; /* SDMA + 0x64 */
98 u32 MDEDebug; /* SDMA + 0x68 */
99 u32 ADSDebug; /* SDMA + 0x6c */
100 u32 Value1; /* SDMA + 0x70 */
101 u32 Value2; /* SDMA + 0x74 */
102 u32 Control; /* SDMA + 0x78 */
103 u32 Status; /* SDMA + 0x7c */
104 u32 PTDDebug; /* SDMA + 0x80 */
109 u32 mode; /* GPTx + 0x00 */
110 u32 count; /* GPTx + 0x04 */
111 u32 pwm; /* GPTx + 0x08 */
112 u32 status; /* GPTx + 0X0c */
117 u32 port_config; /* GPIO + 0x00 */
118 u32 simple_gpioe; /* GPIO + 0x04 */
119 u32 simple_ode; /* GPIO + 0x08 */
120 u32 simple_ddr; /* GPIO + 0x0c */
121 u32 simple_dvo; /* GPIO + 0x10 */
122 u32 simple_ival; /* GPIO + 0x14 */
178 u32 config; /* XLB + 0x40 */
179 u32 version; /* XLB + 0x44 */
180 u32 status; /* XLB + 0x48 */
181 u32 int_enable; /* XLB + 0x4c */
182 u32 addr_capture; /* XLB + 0x50 */
183 u32 bus_sig_capture; /* XLB + 0x54 */
184 u32 addr_timeout; /* XLB + 0x58 */
185 u32 data_timeout; /* XLB + 0x5c */
186 u32 bus_act_timeout; /* XLB + 0x60 */
187 u32 master_pri_enable; /* XLB + 0x64 */
188 u32 master_priority; /* XLB + 0x68 */
189 u32 base_address; /* XLB + 0x6c */
190 u32 snoop_window; /* XLB + 0x70 */
198 u32 jtag_id; /* CDM + 0x00 reg0 read only */
199 u32 rstcfg; /* CDM + 0x04 reg1 read only */
200 u32 breadcrumb; /* CDM + 0x08 reg2 */
211 u32 clk_enables; /* CDM + 0x14 reg5 */
245 u32 per_mask; /* INTR + 0x00 */
246 u32 per_pri1; /* INTR + 0x04 */
247 u32 per_pri2; /* INTR + 0x08 */
248 u32 per_pri3; /* INTR + 0x0c */
249 u32 ctrl; /* INTR + 0x10 */
250 u32 main_mask; /* INTR + 0x14 */
251 u32 main_pri1; /* INTR + 0x18 */
252 u32 main_pri2; /* INTR + 0x1c */
253 u32 reserved1; /* INTR + 0x20 */
254 u32 enc_status; /* INTR + 0x24 */
255 u32 crit_status; /* INTR + 0x28 */
256 u32 main_status; /* INTR + 0x2c */
257 u32 per_status; /* INTR + 0x30 */
258 u32 reserved2; /* INTR + 0x34 */
259 u32 per_error; /* INTR + 0x38 */