Lines Matching refs:MLX4_MAX_PORTS

80 	MLX4_MAX_PORTS		= 2,  enumerator
479 	u32			gid_phys_table_len[MLX4_MAX_PORTS + 1];
480 	u32			pkey_phys_table_len[MLX4_MAX_PORTS + 1];
491 	int			vl_cap[MLX4_MAX_PORTS + 1];
492 	int			ib_mtu_cap[MLX4_MAX_PORTS + 1];
493 	__be32			ib_port_def_cap[MLX4_MAX_PORTS + 1];
494 	u64			def_mac[MLX4_MAX_PORTS + 1];
495 	int			eth_mtu_cap[MLX4_MAX_PORTS + 1];
496 	int			gid_table_len[MLX4_MAX_PORTS + 1];
497 	int			pkey_table_len[MLX4_MAX_PORTS + 1];
498 	int			trans_type[MLX4_MAX_PORTS + 1];
499 	int			vendor_oui[MLX4_MAX_PORTS + 1];
500 	int			wavelength[MLX4_MAX_PORTS + 1];
501 	u64			trans_code[MLX4_MAX_PORTS + 1];
558 	u8			port_width_cap[MLX4_MAX_PORTS + 1];
566 	enum mlx4_port_type	port_type[MLX4_MAX_PORTS + 1];
567 	u8			supported_type[MLX4_MAX_PORTS + 1];
568 	u8                      suggested_type[MLX4_MAX_PORTS + 1];
569 	u8                      default_sense[MLX4_MAX_PORTS + 1];
570 	u32			port_mask[MLX4_MAX_PORTS + 1];
571 	enum mlx4_port_type	possible_type[MLX4_MAX_PORTS + 1];
573 	u8			port_ib_mtu[MLX4_MAX_PORTS + 1];
581 	u64			phys_port_id[MLX4_MAX_PORTS + 1];
583 	u8			rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
803 	int                     nvfs[MLX4_MAX_PORTS + 1];
805 	enum mlx4_port_type curr_port_type[MLX4_MAX_PORTS + 1];
806 	enum mlx4_port_type curr_port_poss_type[MLX4_MAX_PORTS + 1];
827 	u64			regid_promisc_array[MLX4_MAX_PORTS + 1];
828 	u64			regid_allmulti_array[MLX4_MAX_PORTS + 1];
1391 	DECLARE_BITMAP(ports, MLX4_MAX_PORTS);