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109 static inline void dw_pcie_readl_rc(struct pcie_port *pp, u32 reg, u32 *val) in dw_pcie_readl_rc() argument
111 if (pp->ops->readl_rc) in dw_pcie_readl_rc()
112 pp->ops->readl_rc(pp, pp->dbi_base + reg, val); in dw_pcie_readl_rc()
114 *val = readl(pp->dbi_base + reg); in dw_pcie_readl_rc()
117 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg) in dw_pcie_writel_rc() argument
119 if (pp->ops->writel_rc) in dw_pcie_writel_rc()
120 pp->ops->writel_rc(pp, val, pp->dbi_base + reg); in dw_pcie_writel_rc()
122 writel(val, pp->dbi_base + reg); in dw_pcie_writel_rc()
125 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size, in dw_pcie_rd_own_conf() argument
130 if (pp->ops->rd_own_conf) in dw_pcie_rd_own_conf()
131 ret = pp->ops->rd_own_conf(pp, where, size, val); in dw_pcie_rd_own_conf()
133 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where, in dw_pcie_rd_own_conf()
139 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size, in dw_pcie_wr_own_conf() argument
144 if (pp->ops->wr_own_conf) in dw_pcie_wr_own_conf()
145 ret = pp->ops->wr_own_conf(pp, where, size, val); in dw_pcie_wr_own_conf()
147 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3), where, in dw_pcie_wr_own_conf()
162 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp) in dw_handle_msi_irq() argument
169 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS + i * 12, 4, in dw_handle_msi_irq()
175 irq = irq_find_mapping(pp->irq_domain, in dw_handle_msi_irq()
177 dw_pcie_wr_own_conf(pp, in dw_handle_msi_irq()
189 void dw_pcie_msi_init(struct pcie_port *pp) in dw_pcie_msi_init() argument
191 pp->msi_data = __get_free_pages(GFP_KERNEL, 0); in dw_pcie_msi_init()
194 dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4, in dw_pcie_msi_init()
195 virt_to_phys((void *)pp->msi_data)); in dw_pcie_msi_init()
196 dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4, 0); in dw_pcie_msi_init()
199 static void dw_pcie_msi_clear_irq(struct pcie_port *pp, int irq) in dw_pcie_msi_clear_irq() argument
205 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val); in dw_pcie_msi_clear_irq()
207 dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val); in dw_pcie_msi_clear_irq()
210 static void clear_irq_range(struct pcie_port *pp, unsigned int irq_base, in clear_irq_range() argument
218 if (pp->ops->msi_clear_irq) in clear_irq_range()
219 pp->ops->msi_clear_irq(pp, pos + i); in clear_irq_range()
221 dw_pcie_msi_clear_irq(pp, pos + i); in clear_irq_range()
224 bitmap_release_region(pp->msi_irq_in_use, pos, order_base_2(nvec)); in clear_irq_range()
227 static void dw_pcie_msi_set_irq(struct pcie_port *pp, int irq) in dw_pcie_msi_set_irq() argument
233 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val); in dw_pcie_msi_set_irq()
235 dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val); in dw_pcie_msi_set_irq()
241 struct pcie_port *pp = sys_to_pcie(desc->dev->bus->sysdata); in assign_irq() local
243 pos0 = bitmap_find_free_region(pp->msi_irq_in_use, MAX_MSI_IRQS, in assign_irq()
248 irq = irq_find_mapping(pp->irq_domain, pos0); in assign_irq()
261 clear_irq_range(pp, irq, i, pos0); in assign_irq()
265 if (pp->ops->msi_set_irq) in assign_irq()
266 pp->ops->msi_set_irq(pp, pos0 + i); in assign_irq()
268 dw_pcie_msi_set_irq(pp, pos0 + i); in assign_irq()
284 struct pcie_port *pp = sys_to_pcie(pdev->bus->sysdata); in dw_msi_setup_irq() local
293 if (pp->ops->get_msi_addr) in dw_msi_setup_irq()
294 msg.address_lo = pp->ops->get_msi_addr(pp); in dw_msi_setup_irq()
296 msg.address_lo = virt_to_phys((void *)pp->msi_data); in dw_msi_setup_irq()
299 if (pp->ops->get_msi_data) in dw_msi_setup_irq()
300 msg.data = pp->ops->get_msi_data(pp, pos); in dw_msi_setup_irq()
313 struct pcie_port *pp = sys_to_pcie(msi->dev->bus->sysdata); in dw_msi_teardown_irq() local
315 clear_irq_range(pp, irq, 1, data->hwirq); in dw_msi_teardown_irq()
323 int dw_pcie_link_up(struct pcie_port *pp) in dw_pcie_link_up() argument
325 if (pp->ops->link_up) in dw_pcie_link_up()
326 return pp->ops->link_up(pp); in dw_pcie_link_up()
345 int dw_pcie_host_init(struct pcie_port *pp) in dw_pcie_host_init() argument
347 struct device_node *np = pp->dev->of_node; in dw_pcie_host_init()
348 struct platform_device *pdev = to_platform_device(pp->dev); in dw_pcie_host_init()
364 pp->cfg0_size = resource_size(cfg_res)/2; in dw_pcie_host_init()
365 pp->cfg1_size = resource_size(cfg_res)/2; in dw_pcie_host_init()
366 pp->cfg0_base = cfg_res->start; in dw_pcie_host_init()
367 pp->cfg1_base = cfg_res->start + pp->cfg0_size; in dw_pcie_host_init()
372 pp->cfg0_mod_base = of_read_number(addrp, ns); in dw_pcie_host_init()
373 pp->cfg1_mod_base = pp->cfg0_mod_base + pp->cfg0_size; in dw_pcie_host_init()
375 dev_err(pp->dev, "missing *config* reg space\n"); in dw_pcie_host_init()
379 dev_err(pp->dev, "missing ranges property\n"); in dw_pcie_host_init()
388 of_pci_range_to_resource(&range, np, &pp->io); in dw_pcie_host_init()
389 pp->io.name = "I/O"; in dw_pcie_host_init()
390 pp->io.start = max_t(resource_size_t, in dw_pcie_host_init()
393 pp->io.end = min_t(resource_size_t, in dw_pcie_host_init()
397 pp->io_size = resource_size(&pp->io); in dw_pcie_host_init()
398 pp->io_bus_addr = range.pci_addr; in dw_pcie_host_init()
399 pp->io_base = range.cpu_addr; in dw_pcie_host_init()
402 pp->io_mod_base = of_read_number(parser.range - in dw_pcie_host_init()
406 of_pci_range_to_resource(&range, np, &pp->mem); in dw_pcie_host_init()
407 pp->mem.name = "MEM"; in dw_pcie_host_init()
408 pp->mem_size = resource_size(&pp->mem); in dw_pcie_host_init()
409 pp->mem_bus_addr = range.pci_addr; in dw_pcie_host_init()
412 pp->mem_mod_base = of_read_number(parser.range - in dw_pcie_host_init()
416 of_pci_range_to_resource(&range, np, &pp->cfg); in dw_pcie_host_init()
417 pp->cfg0_size = resource_size(&pp->cfg)/2; in dw_pcie_host_init()
418 pp->cfg1_size = resource_size(&pp->cfg)/2; in dw_pcie_host_init()
419 pp->cfg0_base = pp->cfg.start; in dw_pcie_host_init()
420 pp->cfg1_base = pp->cfg.start + pp->cfg0_size; in dw_pcie_host_init()
423 pp->cfg0_mod_base = of_read_number(parser.range - in dw_pcie_host_init()
425 pp->cfg1_mod_base = pp->cfg0_mod_base + in dw_pcie_host_init()
426 pp->cfg0_size; in dw_pcie_host_init()
430 ret = of_pci_parse_bus_range(np, &pp->busn); in dw_pcie_host_init()
432 pp->busn.name = np->name; in dw_pcie_host_init()
433 pp->busn.start = 0; in dw_pcie_host_init()
434 pp->busn.end = 0xff; in dw_pcie_host_init()
435 pp->busn.flags = IORESOURCE_BUS; in dw_pcie_host_init()
436 dev_dbg(pp->dev, "failed to parse bus-range property: %d, using default %pR\n", in dw_pcie_host_init()
437 ret, &pp->busn); in dw_pcie_host_init()
440 if (!pp->dbi_base) { in dw_pcie_host_init()
441 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg.start, in dw_pcie_host_init()
442 resource_size(&pp->cfg)); in dw_pcie_host_init()
443 if (!pp->dbi_base) { in dw_pcie_host_init()
444 dev_err(pp->dev, "error with ioremap\n"); in dw_pcie_host_init()
449 pp->mem_base = pp->mem.start; in dw_pcie_host_init()
451 if (!pp->va_cfg0_base) { in dw_pcie_host_init()
452 pp->va_cfg0_base = devm_ioremap(pp->dev, pp->cfg0_base, in dw_pcie_host_init()
453 pp->cfg0_size); in dw_pcie_host_init()
454 if (!pp->va_cfg0_base) { in dw_pcie_host_init()
455 dev_err(pp->dev, "error with ioremap in function\n"); in dw_pcie_host_init()
460 if (!pp->va_cfg1_base) { in dw_pcie_host_init()
461 pp->va_cfg1_base = devm_ioremap(pp->dev, pp->cfg1_base, in dw_pcie_host_init()
462 pp->cfg1_size); in dw_pcie_host_init()
463 if (!pp->va_cfg1_base) { in dw_pcie_host_init()
464 dev_err(pp->dev, "error with ioremap\n"); in dw_pcie_host_init()
469 if (of_property_read_u32(np, "num-lanes", &pp->lanes)) { in dw_pcie_host_init()
470 dev_err(pp->dev, "Failed to parse the number of lanes\n"); in dw_pcie_host_init()
475 if (!pp->ops->msi_host_init) { in dw_pcie_host_init()
476 pp->irq_domain = irq_domain_add_linear(pp->dev->of_node, in dw_pcie_host_init()
479 if (!pp->irq_domain) { in dw_pcie_host_init()
480 dev_err(pp->dev, "irq domain init failed\n"); in dw_pcie_host_init()
485 irq_create_mapping(pp->irq_domain, i); in dw_pcie_host_init()
487 ret = pp->ops->msi_host_init(pp, &dw_pcie_msi_chip); in dw_pcie_host_init()
493 if (pp->ops->host_init) in dw_pcie_host_init()
494 pp->ops->host_init(pp); in dw_pcie_host_init()
496 dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0); in dw_pcie_host_init()
499 dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI); in dw_pcie_host_init()
501 dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val); in dw_pcie_host_init()
503 dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val); in dw_pcie_host_init()
506 dw_pcie_msi_chip.dev = pp->dev; in dw_pcie_host_init()
511 dw_pci.private_data = (void **)&pp; in dw_pcie_host_init()
513 pci_common_init_dev(pp->dev, &dw_pci); in dw_pcie_host_init()
518 static void dw_pcie_prog_viewport_cfg0(struct pcie_port *pp, u32 busdev) in dw_pcie_prog_viewport_cfg0() argument
521 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0, in dw_pcie_prog_viewport_cfg0()
523 dw_pcie_writel_rc(pp, pp->cfg0_mod_base, PCIE_ATU_LOWER_BASE); in dw_pcie_prog_viewport_cfg0()
524 dw_pcie_writel_rc(pp, (pp->cfg0_mod_base >> 32), PCIE_ATU_UPPER_BASE); in dw_pcie_prog_viewport_cfg0()
525 dw_pcie_writel_rc(pp, pp->cfg0_mod_base + pp->cfg0_size - 1, in dw_pcie_prog_viewport_cfg0()
527 dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET); in dw_pcie_prog_viewport_cfg0()
528 dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET); in dw_pcie_prog_viewport_cfg0()
529 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG0, PCIE_ATU_CR1); in dw_pcie_prog_viewport_cfg0()
530 dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2); in dw_pcie_prog_viewport_cfg0()
533 static void dw_pcie_prog_viewport_cfg1(struct pcie_port *pp, u32 busdev) in dw_pcie_prog_viewport_cfg1() argument
536 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1, in dw_pcie_prog_viewport_cfg1()
538 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1); in dw_pcie_prog_viewport_cfg1()
539 dw_pcie_writel_rc(pp, pp->cfg1_mod_base, PCIE_ATU_LOWER_BASE); in dw_pcie_prog_viewport_cfg1()
540 dw_pcie_writel_rc(pp, (pp->cfg1_mod_base >> 32), PCIE_ATU_UPPER_BASE); in dw_pcie_prog_viewport_cfg1()
541 dw_pcie_writel_rc(pp, pp->cfg1_mod_base + pp->cfg1_size - 1, in dw_pcie_prog_viewport_cfg1()
543 dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET); in dw_pcie_prog_viewport_cfg1()
544 dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET); in dw_pcie_prog_viewport_cfg1()
545 dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2); in dw_pcie_prog_viewport_cfg1()
548 static void dw_pcie_prog_viewport_mem_outbound(struct pcie_port *pp) in dw_pcie_prog_viewport_mem_outbound() argument
551 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0, in dw_pcie_prog_viewport_mem_outbound()
553 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1); in dw_pcie_prog_viewport_mem_outbound()
554 dw_pcie_writel_rc(pp, pp->mem_mod_base, PCIE_ATU_LOWER_BASE); in dw_pcie_prog_viewport_mem_outbound()
555 dw_pcie_writel_rc(pp, (pp->mem_mod_base >> 32), PCIE_ATU_UPPER_BASE); in dw_pcie_prog_viewport_mem_outbound()
556 dw_pcie_writel_rc(pp, pp->mem_mod_base + pp->mem_size - 1, in dw_pcie_prog_viewport_mem_outbound()
558 dw_pcie_writel_rc(pp, pp->mem_bus_addr, PCIE_ATU_LOWER_TARGET); in dw_pcie_prog_viewport_mem_outbound()
559 dw_pcie_writel_rc(pp, upper_32_bits(pp->mem_bus_addr), in dw_pcie_prog_viewport_mem_outbound()
561 dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2); in dw_pcie_prog_viewport_mem_outbound()
564 static void dw_pcie_prog_viewport_io_outbound(struct pcie_port *pp) in dw_pcie_prog_viewport_io_outbound() argument
567 dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1, in dw_pcie_prog_viewport_io_outbound()
569 dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1); in dw_pcie_prog_viewport_io_outbound()
570 dw_pcie_writel_rc(pp, pp->io_mod_base, PCIE_ATU_LOWER_BASE); in dw_pcie_prog_viewport_io_outbound()
571 dw_pcie_writel_rc(pp, (pp->io_mod_base >> 32), PCIE_ATU_UPPER_BASE); in dw_pcie_prog_viewport_io_outbound()
572 dw_pcie_writel_rc(pp, pp->io_mod_base + pp->io_size - 1, in dw_pcie_prog_viewport_io_outbound()
574 dw_pcie_writel_rc(pp, pp->io_bus_addr, PCIE_ATU_LOWER_TARGET); in dw_pcie_prog_viewport_io_outbound()
575 dw_pcie_writel_rc(pp, upper_32_bits(pp->io_bus_addr), in dw_pcie_prog_viewport_io_outbound()
577 dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2); in dw_pcie_prog_viewport_io_outbound()
580 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus, in dw_pcie_rd_other_conf() argument
590 if (bus->parent->number == pp->root_bus_nr) { in dw_pcie_rd_other_conf()
591 dw_pcie_prog_viewport_cfg0(pp, busdev); in dw_pcie_rd_other_conf()
592 ret = dw_pcie_cfg_read(pp->va_cfg0_base + address, where, size, in dw_pcie_rd_other_conf()
594 dw_pcie_prog_viewport_mem_outbound(pp); in dw_pcie_rd_other_conf()
596 dw_pcie_prog_viewport_cfg1(pp, busdev); in dw_pcie_rd_other_conf()
597 ret = dw_pcie_cfg_read(pp->va_cfg1_base + address, where, size, in dw_pcie_rd_other_conf()
599 dw_pcie_prog_viewport_io_outbound(pp); in dw_pcie_rd_other_conf()
605 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus, in dw_pcie_wr_other_conf() argument
615 if (bus->parent->number == pp->root_bus_nr) { in dw_pcie_wr_other_conf()
616 dw_pcie_prog_viewport_cfg0(pp, busdev); in dw_pcie_wr_other_conf()
617 ret = dw_pcie_cfg_write(pp->va_cfg0_base + address, where, size, in dw_pcie_wr_other_conf()
619 dw_pcie_prog_viewport_mem_outbound(pp); in dw_pcie_wr_other_conf()
621 dw_pcie_prog_viewport_cfg1(pp, busdev); in dw_pcie_wr_other_conf()
622 ret = dw_pcie_cfg_write(pp->va_cfg1_base + address, where, size, in dw_pcie_wr_other_conf()
624 dw_pcie_prog_viewport_io_outbound(pp); in dw_pcie_wr_other_conf()
630 static int dw_pcie_valid_config(struct pcie_port *pp, in dw_pcie_valid_config() argument
634 if (bus->number != pp->root_bus_nr) { in dw_pcie_valid_config()
635 if (!dw_pcie_link_up(pp)) in dw_pcie_valid_config()
640 if (bus->number == pp->root_bus_nr && dev > 0) in dw_pcie_valid_config()
647 if (bus->primary == pp->root_bus_nr && dev > 0) in dw_pcie_valid_config()
656 struct pcie_port *pp = sys_to_pcie(bus->sysdata); in dw_pcie_rd_conf() local
659 if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) { in dw_pcie_rd_conf()
664 if (bus->number != pp->root_bus_nr) in dw_pcie_rd_conf()
665 if (pp->ops->rd_other_conf) in dw_pcie_rd_conf()
666 ret = pp->ops->rd_other_conf(pp, bus, devfn, in dw_pcie_rd_conf()
669 ret = dw_pcie_rd_other_conf(pp, bus, devfn, in dw_pcie_rd_conf()
672 ret = dw_pcie_rd_own_conf(pp, where, size, val); in dw_pcie_rd_conf()
680 struct pcie_port *pp = sys_to_pcie(bus->sysdata); in dw_pcie_wr_conf() local
683 if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) in dw_pcie_wr_conf()
686 if (bus->number != pp->root_bus_nr) in dw_pcie_wr_conf()
687 if (pp->ops->wr_other_conf) in dw_pcie_wr_conf()
688 ret = pp->ops->wr_other_conf(pp, bus, devfn, in dw_pcie_wr_conf()
691 ret = dw_pcie_wr_other_conf(pp, bus, devfn, in dw_pcie_wr_conf()
694 ret = dw_pcie_wr_own_conf(pp, where, size, val); in dw_pcie_wr_conf()
706 struct pcie_port *pp; in dw_pcie_setup() local
708 pp = sys_to_pcie(sys); in dw_pcie_setup()
710 if (global_io_offset < SZ_1M && pp->io_size > 0) { in dw_pcie_setup()
711 sys->io_offset = global_io_offset - pp->io_bus_addr; in dw_pcie_setup()
712 pci_ioremap_io(global_io_offset, pp->io_base); in dw_pcie_setup()
714 pci_add_resource_offset(&sys->resources, &pp->io, in dw_pcie_setup()
718 sys->mem_offset = pp->mem.start - pp->mem_bus_addr; in dw_pcie_setup()
719 pci_add_resource_offset(&sys->resources, &pp->mem, sys->mem_offset); in dw_pcie_setup()
720 pci_add_resource(&sys->resources, &pp->busn); in dw_pcie_setup()
728 struct pcie_port *pp = sys_to_pcie(sys); in dw_pcie_scan_bus() local
730 pp->root_bus_nr = sys->busnr; in dw_pcie_scan_bus()
731 bus = pci_create_root_bus(pp->dev, sys->busnr, in dw_pcie_scan_bus()
738 if (bus && pp->ops->scan_bus) in dw_pcie_scan_bus()
739 pp->ops->scan_bus(pp); in dw_pcie_scan_bus()
746 struct pcie_port *pp = sys_to_pcie(dev->bus->sysdata); in dw_pcie_map_irq() local
751 irq = pp->irq; in dw_pcie_map_irq()
762 void dw_pcie_setup_rc(struct pcie_port *pp) in dw_pcie_setup_rc() argument
769 dw_pcie_readl_rc(pp, PCIE_PORT_LINK_CONTROL, &val); in dw_pcie_setup_rc()
771 switch (pp->lanes) { in dw_pcie_setup_rc()
782 dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL); in dw_pcie_setup_rc()
785 dw_pcie_readl_rc(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, &val); in dw_pcie_setup_rc()
787 switch (pp->lanes) { in dw_pcie_setup_rc()
798 dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL); in dw_pcie_setup_rc()
801 dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0); in dw_pcie_setup_rc()
802 dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1); in dw_pcie_setup_rc()
805 dw_pcie_readl_rc(pp, PCI_INTERRUPT_LINE, &val); in dw_pcie_setup_rc()
808 dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE); in dw_pcie_setup_rc()
811 dw_pcie_readl_rc(pp, PCI_PRIMARY_BUS, &val); in dw_pcie_setup_rc()
814 dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS); in dw_pcie_setup_rc()
817 membase = ((u32)pp->mem_base & 0xfff00000) >> 16; in dw_pcie_setup_rc()
818 memlimit = (pp->mem_size + (u32)pp->mem_base) & 0xfff00000; in dw_pcie_setup_rc()
820 dw_pcie_writel_rc(pp, val, PCI_MEMORY_BASE); in dw_pcie_setup_rc()
823 dw_pcie_readl_rc(pp, PCI_COMMAND, &val); in dw_pcie_setup_rc()
827 dw_pcie_writel_rc(pp, val, PCI_COMMAND); in dw_pcie_setup_rc()