108 	writel(rtdid_val, port->csr_base + RTDID);  in xgene_pcie_set_rtdid_reg()
158 	writel(val, csr_base + addr);  in xgene_pcie_set_ib_mask()
162 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
166 	writel(val, csr_base + addr + 0x04);  in xgene_pcie_set_ib_mask()
170 	writel(val, csr_base + addr + 0x08);  in xgene_pcie_set_ib_mask()
253 	writel(lower_32_bits(cpu_addr), base);  in xgene_pcie_setup_ob_reg()
254 	writel(upper_32_bits(cpu_addr), base + 0x04);  in xgene_pcie_setup_ob_reg()
255 	writel(lower_32_bits(mask), base + 0x08);  in xgene_pcie_setup_ob_reg()
256 	writel(upper_32_bits(mask), base + 0x0c);  in xgene_pcie_setup_ob_reg()
257 	writel(lower_32_bits(pci_addr), base + 0x10);  in xgene_pcie_setup_ob_reg()
258 	writel(upper_32_bits(pci_addr), base + 0x14);  in xgene_pcie_setup_ob_reg()
263 	writel(lower_32_bits(addr), csr_base + CFGBARL);  in xgene_pcie_setup_cfg_reg()
264 	writel(upper_32_bits(addr), csr_base + CFGBARH);  in xgene_pcie_setup_cfg_reg()
265 	writel(EN_REG, csr_base + CFGCTL);  in xgene_pcie_setup_cfg_reg()
308 	writel(lower_32_bits(pim), addr);  in xgene_pcie_setup_pims()
309 	writel(upper_32_bits(pim) | EN_COHERENCY, addr + 0x04);  in xgene_pcie_setup_pims()
310 	writel(lower_32_bits(size), addr + 0x10);  in xgene_pcie_setup_pims()
311 	writel(upper_32_bits(size), addr + 0x14);  in xgene_pcie_setup_pims()
367 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
368 		writel(upper_32_bits(cpu_addr), bar_addr + 0x4);  in xgene_pcie_setup_ib_reg()
373 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
374 		writel(lower_32_bits(mask), csr_base + IR2MSK);  in xgene_pcie_setup_ib_reg()
379 		writel(bar_low, bar_addr);  in xgene_pcie_setup_ib_reg()
380 		writel(upper_32_bits(cpu_addr), bar_addr + 0x4);  in xgene_pcie_setup_ib_reg()
381 		writel(lower_32_bits(mask), csr_base + IR3MSKL);  in xgene_pcie_setup_ib_reg()
382 		writel(upper_32_bits(mask), csr_base + IR3MSKL + 0x4);  in xgene_pcie_setup_ib_reg()
438 		writel(0x0, port->csr_base + i);  in xgene_pcie_clear_config()
452 	writel(val, port->csr_base + BRIDGE_CFG_0);  in xgene_pcie_setup()